• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 봄 학술발표논문집 Vol.31 No.1 (A)
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• pp.487-489
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• 2004

최근 인터넷의 급속한 성장과 초고속 정보통신망의 구축으로 VoD(Video on Demand)와 같은 서비스가 증가하였다. 하지만, 기존의 VoD 서비스에서 제공되었던 기능들은 클라이언트의 자원을 고려하지 않고 있다. 각 클라이언트마다 통신회선에 따른 대역폭과 컴퓨터 사양에 따른 가용 버퍼의 크기가 다르다. 또한 하드웨어 기술의 발전으로 클라이언트의 처리속도에 있어서도 많은 발전을 하였다. 이러한 특성을 고려하여 클라이언트의 대역폭을 최대한 활용할 수 있도록 브로드케스팅 스케줄을 정하고. 클라이언트의 버퍼 등 컴퓨터의 자원을 충분히 고려하는 방법을 제안한다. 클라이언트의 대역폭을 고려하여 서버의 채널을 나누고, 각 채널을 다양한 크기의 세그먼트로 나누어서 전승한다. 전송 중의 패킷 손실을 고려하여 MPEG-4의 레이어 압축 방법을 사용하고, FEC(Forward Error Correction) 기법을 사용하여 에러 발생을 줄인다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2008년도 한국컴퓨터종합학술대회논문집 Vol.35 No.1 (D)
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• pp.285-290
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• 2008

이동통신 서비스를 이용해 인터넷의 콘텐츠를 다운로드 받으면 통신비용이 자료의 양에 비례하여 사용자에게 부과된다. 각 Peer가 콘텐츠의 일부를 3G 채널 등을 이용하여 유료로 다운로드 받고 비용이 부과되지 않는 ad hoc 채널에서 콘텐츠의 나머지 부분을 다른 Peer와 교환하여 전체 콘텐츠를 구성하면 사용자에게 부과되는 비용을 절감할 수 있다. 본 논문은 각 사용자가 가지고 있는 일부의 콘텐츠를 교환하여 전체 콘텐츠를 구성하는 방법인 benefit value를 설명하고, benefit value 값이 변경되지 않아 전송횟수가 증가하는 현상을 benefit bitmap으로 해결할 수 있는 방법을 제안한다. 시뮬레이션 결과에 따르면 1Mbyte 파일을 5개의 Peer가 나누어 다운로드 받아 패킷을 512 byte와 1024 byte 크기로 교환했을 때, benefit bitmap을 사용하면 benefit value와 비교해 패킷 송신을 위한 버퍼의 크기가 100인 경우 약 22%, 버퍼가 3000인 경우 약 10% 정도 전송시간을 단축할 수 있다.

• 한국통신학회논문지
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• 제24권10A호
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• pp.1555-1562
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• 1999

제한된 전송속도와 버퍼크기에 따라 효과적으로 비디오 전송을 하기 위하여 비디오 비트율 제어 기법들이 제안되어 왔다. 그러나 기존의 제안된 기법들에서는 비트율을 제어하는 부호 파라미터, 양자화 크기 등이 일단 영상이 부호화된 다음 얻어진 정보를 바탕으로 조정된다. 그러므로 현재 부호화하는 프레임의 복잡도에 적절하게 비트율을 제어하지 못하거나 지연이 발생하는 단점이 있다. 본 논문에서는 DCT를 기반으로 한 활성도를 이용하여 비트율 예측하는 기법을 제안하였다. 제안된 기법은 비디오 비트율 제어에 효과적으로 적용할 수 있다. 실험을 통하여 제안한 예측기반 비트율 제어 기법이 장면변환 및 갑자기 비트량이 많이 발생하는 프레임에도 잘 적용될 수 있으며, TM5 기법보다도 향상된 PSNR과 비트율 제어 성능을 보였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (1)
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• pp.223-225
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• 2003

본 논문은 서로 다른 두 구조의 캐쉬와 새로운 뱅크선별기를 이용하여, 보다 효율적인 뱅크관리 메커니즘을 응용한 새로운 개념의 캐쉬 구조에 대한 설명을 한다. 크기가 작음에도 불구하고, 낮은 접근 실패율(Miss ratio)와 높은 저전력 효과는 기존의 일반적인 직접사상 캐쉬와 비교했을 때, 성능면에서 월등한 차이를 나타내고 있다. 이러한 결과의 원인은 직접사상 캐쉬와 완전연관 버퍼의 최적화된 구성과. 효과적인 뱅크선별기를 사용하여 적은 전력에도 높은 성능을 발휘하는 새로운 메커니즘을 사용하였기 때문이다. 제안한 구조의 성능은 다양한 크기의 직접사상 캐쉬와 비교하였으며, 접근 실패율, 평균 메모리 접근 시간, 전력소비, Energy * Delay Product 등 모두 4가지의 지표를 사용하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제9권4호
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• pp.410-419
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• 2003

리눅스와 같은 범용 운영체제의 버퍼 캐시(buffer cache)는 전역적(global) 블록 교체 및 미리읽기(read ahead) 정책 등을 사용하여 파일 블록을 관리한다. 따라서, 참조의 지역성(locality)을 가지지 않고 다양한 소비율(consumption rate)을 갖고 있는 멀티미디어 데이타의 경우 캐시 시스템의 적중률이 낮을 뿐만 아니라 미리읽기의 특성으로 인하여 필요보다 과도하게 버퍼를 소비하기도 한다. 본 논문에서는 리눅스 상에서 멀티미디어 데이타를 위한 새로운 버퍼 할당 기법을 설계하고 구현하였다. 제안된 방법에서는 멀티미디어 파일마다 독립적인 미리읽기 캐시를 유지하며 미리읽기 그룹의 크기를 소비율에 비례하도록 동적으로 조절한다. 이는 공정한 자원 분배가 이루어지도록 하며, 버퍼의 소비량을 최적화되도록 한다. 본 논문에서는 구현된 시스템과 최신의 리눅스 커널 2.4.17 버전 상에서 각각 소비되는 버퍼 수와 캐시 적중률을 실험을 통하여 비교함으로써 시스템의 성능을 평가한다.

• 한국정보과학회논문지:정보통신
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• 제31권2호
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• pp.233-241
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• 2004

본 논문에서는 MPLS(Multiprotocol Label Switching) 망에서 패킷 손실 없이 장애를 복구하는 기존의 fast rerouting 기법 적용 시 ingress 노드 버퍼에서 발생하는 누적 지연 문제를 해결하는 방안을 제안한다. 제안된 기법은 사용자 트래픽을 복구하기 위해서 사전에 설정된 대체 LSP(Label Switched Path)와 각 노드에 설치된 버퍼를 사용한다. Ingress 노드에서 발생하는 버퍼 지연 문제를 해결하기 위해서 본 논문에서는 두 가지 해결방안을 제안하였다. 첫 번째 방안은 대체 LSP가 보호되는 working LSP보다 일정기간동안 큰 대역폭을 가지도록 제어하는 것이다. 장애가 복구된 후, 대체 LSP에 설정된 대역폭은 working LSP와 동일하도록 재조정된다. 두 번째 방안은 세그먼트 기반의 장애복구 기법을 적용하여 보호되는 working LSP의 길이를 줄이는 것이다. 본 논문에서 제안한 방안들은 장애 복구 후 ingress 노드에서 버퍼 지연 문제가 발생하지 않으며, ingress 노드에서 필요로 하는 버퍼의 크기도 기존 방안보다 작다는 장점을 가진다.

• 전자공학회논문지
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• 제50권11호
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• pp.108-116
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• 2013

네트워크 온 칩(Network on Chip)의 라우터에서 사용되는 입력버퍼는 온 칩 네트워크 플로우 컨트롤 및 가상채널 구성을 통해 네트워크의 성능을 좌우하는 중요한 요소이다. 하지만 네트워크 크기 증가에 따른 입력버퍼의 면적 및 전력 소모 증가 문제가 심화됨에 따라 입력버퍼를 제거한 버퍼리스 디플렉션(Bufferless Deflection) 라우팅 기법이 등장하였다. 그러나 버퍼리스 디플렉션 라우터는 통신량이 많은 네트워크에서 성능이 급격히 감소하기 때문에 이를 해결하기 위해 소량의 사이드 버퍼(side buffer)와 디플렉션 라우팅 기법을 결합하는 연구들이 등장하였다. 이러한 기법들은 전송시간 등에 의한 단순 우선순위에 따라 출력 포트에 할당할 데이터를 결정하는 방식을 사용함으로 인해 출력포트에서의 패킷 충돌이 빈번해져 네트워크의 성능을 제한한다. 본 논문에서는 데이터의 위치 정보를 이용한 변형된 디플렉션 라우팅 기법을 제안하고 이에 부합하는 라우터 구조를 제시하였다. 모의실험 결과 제안한 방식은 기존의 사이드 버퍼를 사용하는 디플렉션 라우터에 비해 3%의 면적이 증가하지만 처리량이 12% 향상되었다.

• 한국정보과학회논문지:시스템및이론
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• 제26권10호
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• pp.1275-1283
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• 1999

본 논문은 CMOS 디지털 회로에서의 전력 소모의 주원인인 신호의 천이중에서 회로의 동작에 직접적인 영향을 미치지 않는 불필요한 신호의 천이인 글리치를 줄이기 위한 효율적인 알고리즘을 제시한다. 제안된 알고리즘은 회로의 지연 증가 없이 게이트 사이징과 버퍼 삽입에 의해 경로 균등(path balancing)을 이룸으로써 글리치를 감소시킨다. 경로 균등화를 위하여 먼저 게이트 사이징을 통해 글리치의 감소와 동시에, 게이트 크기의 최적화를 통해 회로 전체의 캐패시턴스까지 줄일 수 있으며, 게이트 사이징 만으로 경로 균등화가 이루어지지 않을 경우 버퍼 삽입으로 경로 균등화를 이루게 된다. 버퍼 자체에 의한 전력 소모 증가보다 글리치 감소에 의한 전력 감소가 큰 버퍼를 선택하여 삽입한다. 이때 버퍼 삽입에 의한 전력 감소는 다른 버퍼의 삽입 상태에 따라 크게 달라질 수 있어 ILP (Integer Linear Program)를 이용하여 적은 버퍼 삽입으로 전력 감소를 최대화 할 수 있는 저전력 설계 시스템을 구현하였다. 제안된 알고리즘은 LGSynth91 벤치마크 회로에 대한 테스트 결과 회로의 지연 증가 없이 평균적으로 30.4%의 전력 감소를 얻을 수 있었다.Abstract This paper presents an efficient algorithm for reducing glitches caused by spurious transitions in CMOS logic circuits. The proposed algorithm reduces glitches by achieving path balancing through gate sizing and buffer insertion. The gate sizing technique reduces not only glitches but also effective capacitance in the circuit. In the proposed algorithm, the buffers are inserted between the gates where power reduction achieved by glitch reduction is larger than the additional power consumed by the inserted buffers. To determine the location of buffer insertion, ILP (Integer Linear Program) has been employed in the proposed system. The proposed algorithm has been tested on LGSynth91 benchmark circuits. Experimental results show an average of 30.4% power reduction.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.63-72
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• 2012

본 연구에서는 Quad FHD의 고해상도 동영상을 실시간 처리하는 고성능 H.264/AVC 디블로킹필터를 설계하였다. 연산처리 성능을 향상시키기 위해 라인에지필터 16개를 4개의 블록에지필터로 병렬 설계하였으며, 내부버퍼 크기와 연산 사이클을 줄이기 위해 H.264/AVC 디블로킹 필터 순서를 4단 병렬 지그재그 스캔 순서로 스케줄링하였다. 그리고 블록에지필터 연산 간 1사이클의 지연시간을 두어 데이터 충돌을 방지하고, 블록에지필터 간 내부버퍼를 인터리빙 버퍼로 구현하여 내부버퍼 크기를 줄였다. 0.18um 공정에서 시뮬레이션한 결과, 최대 동작주파수가 90MHz이며, 게이트 수는 140.16 Kgates이다. 제안하는 H.264/AVC 디블로킹필터는 동작주파수 90MHz에서 Quad FHD급 동영상($3840{\times}2160$)을 초당 113.17프레임으로 실시간 처리가 가능한 결과이다.

• 한국콘텐츠학회논문지
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• 제10권6호
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• pp.72-79
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• 2010

본 논문에서는 32bit 비동기 임베디드 프로세서용 쓰기 버퍼 기능을 갖는 데이터 캐시 구조를 제안하고 성능을 검증하였다. 데이터 캐시는 비동기 시스템에서 메인 메모리 장치와 프로세서 사이의 데이터 처리속도 향상을 목적으로 한다. 제안된 데이터 캐시의 메모리 크기는 8KB, 매핑 방식으로는 4 words(16byte)의 라인 크기를 가지며, 사상 기법으로는 4 way set associative, 교체 알고리즘으로는 pusedo LRU방식을 사용하였으며, 쓰기 정책을 위한 dirty 레지스터와 쓰기 버퍼를 적용시켰다. 설계한 데이터 캐시는 $0.13-{\mu}m$ CMOS공정으로 합성하였으며, MI벤치마크 검증 결과 평균 히트율은 94%이고 처리 속도가 46% 향상되었다.