• 한국통신학회논문지
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• 제26권3B호
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• pp.347-354
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• 2001

IEEE 1394 버스는 데이터 패킷 전송시 반이중(half duplex)으로, 0과 1의 두 상태를 이용하여 전송한다. 그러나 버스 자동 구성 및 중재 기간에서 양방향으로 버스 중재 선 상태(arbitrtation line state) 신호를 주고받으며, 이는 Z, 0. 1의 세 논리 상태를 가지고 있다. IEEE 1394 버스를 채택한 노드는 시스템에 연결시 자동으로 네트웍을 트리 구조로 구성하고, 6 비트 물리 ID를 할당하며, 이는 버스 리셋, 트리 식별, 자기 식별의 세과정을 통해 구성된다. 또 전송할 데이터가 있는 경우 노드는 버스의 사용권을 얻기 위한 버스 중재(arbitration) 후 전송을 시작한다. 이러한 시스템 자동 구성을 위한 과정들과 버스 중재 과정에서 양방향으로 아날로그 0, 1, Z의 중재 선 상태 신호를 주고받게 된다. 본 논문에서는 기존 IEEE 1394를 채택한 노드들과 화환되며 중재 선 상태를 0과 1의 논리 상태만을 사용하여 버스 자동 구성 및 버스 중재를 디지털 회로로 구성할 수 있는 중재 선 상태 디코딩 알고리즘을 제안하였고, VHDL을 이용하여 전체 시스템의 동작을 시뮬레이션하였다.

• 한국정보통신학회논문지
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• 제18권11호
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• pp.2703-2708
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• 2014

전형적인 버스 시스템 구조는 공용버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더 등으로 구성되어 있다. 복수의 마스터가 동시간대에 버스를 이용할 수 없으므로, 아비터는 이를 중재하는 역할을 수행한다. 아비터가 어떠한 중재방식을 선택하는가에 따라 버스 사용의 효율성이 결정된다. 기존의 중재 방식에는 Fixed Priority 방식, Round-Robin 방식, TDMA 방식, Lottery 방식 등이 연구되고 있는데, 버스 전송량, 대기사이클 그리고 우선순위가 주로 고려되어 있다. 본 논문에서는 대기사이클을 고려하는 버스중재 방식을 제안하고, TLM(Transaction Level Model)을 통해 다른 중재 방식과 비교하여 버스 전송량과 대기 사이클을 검증하였다.

• 대한전자공학회논문지SD
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• 제48권9호
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• pp.50-57
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• 2011

전형적인 버스 시스템 아키텍처는 마스터, 아비터, 디코더, 슬레이브와 같은 성분으로 구성되어 있다. 아비터는 여러 마스터가 동시에 버스를 사용하지 못하므로 선택된 버스중재 방식에 따라 버스를 중재하는 역할을 한다. 고성능을 위해 사용되는 일반적인 우선순위 방법에는 고정 우선순위, 라운드 로빈, TDMA, 로터리 방식 등이 있다. 일반적인 버스 중재 알고리즘은 버스 점유율을 고려하지 않고, 버스중재를 실시한다. 본 연구에서는 각각의 마스터 블록에서 버스 점유율을 계산한 버스 중재방식에 대해 제안하고 있다. TLM 성능분석 방식을 통해 제안하는 방식과 기존의 다른 버스 중재방식의 성능을 분석하였다. 성능검증 결과에서 일반적인 고정우선순위와 라운드로빈 방식은 버스점유율을 설정할 수 없었으며, TDMA와 로터리 중재방법은 100,000 cycle의 시뮬레이션에서 각각 50%와 70%의 버스점유율 오차가 발생하였다. 그러나, 제안하는 점유율 고려방식에서는 1,000cycle이상에서부터 99%이상 정확도를 보였다.

• 한국정보통신학회논문지
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• 제14권9호
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• pp.2078-2082
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• 2010

일반적인 버스 시스템 구조는 공용버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더 등으로 구성되어 있다. 복수의 마스터가 동시간대에 버스를 이용할 수 없으므로, 아비터는 이를 중재하는 역할을 수행한다. 아비터가 어떠한 중재방식을 선택하는가에 따라 버스 사용의 효율성이 결정된다. 기존의 중재 방식에는 Fixed Priority 방식, Round-Robin 방식, TDMA 방식, Lottery 방식 등이 연구되고 있다. 기존의 중재 방식들은 버스 우선권을 주로 고려하였으며 실제 버스 상에 점유율은 고려하지 않았다. 본 논문에서는 마스터별 버스 점유율을 연산하는 블록을 이용하는 버스중재 방식을 제안하고, Throughput을 통해 다른 중재 방식과 비교하여 성능을 검증하였다. 성능분석결과, 본 연구에서 제안하는 점유율 고려 중재방식은 목표로 설정한 버스 점유율인 40%, 20%, 20%, 20%와 일치하는 우수한 시뮬레이션 결과값을 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제47권5호
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• pp.80-86
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• 2010

전형적인 버스 시스템 구조는 공용버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더 등으로 구성되어 있다. 복수의 마스터가 동시간대에 버스를 이용할 수 없으므로, 아비터는 이를 중재하는 역할을 수행한다. 아비터가 어떠한 중재방식 을 선택하는가에 따라 버스 사용의 효율성이 결정된다. 기존의 중재 방식에는 Fixed Priority 방식, Round-Robin 방식, TDMA 방식, Lottery 방식 등이 연구되고 있는데, 버스 우선권이 주로 고려되어 있다. 본 논문에서는 마스터별 버스 점유율을 연산하는 블록을 이용하는 버스중재 방식을 제안하고, TLM(Transaction Level Model)을 통해 다른 중재 방식과 비교하여 성능을 검증하였다. 성능분석 결과, 기존의 Fixed Priority 방식과 Round-Robin 방식은 버스점유율을 설정할 수 없었으며 기존의 TDMA, Lottery 중재방식의 경우에는 100,000 사이클 이상에서 사용자가 설정한 버스점유율과 비교하여 각각 최대 50%, 70%의 오차가 발생하였다. 반면에 점유율 고려 중재방식의 경우에는 약 1000 사이클 이후부터 사용자가 설정한 버스점유율과 비교하여 1% 이하의 오차를 유지하였다.

• 전자공학회논문지CI
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• 제45권5호
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• pp.1-7
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• 2008

일반적인 버스 아키텍처는 공용버스 내에 마스터와 슬레이브, 아비터, 디코더 등으로 구성되어 있다. 특히 여러 마스터들이 동시에 버스사용 권리를 받을 수 없으므로, 아비터가 공용버스와 마스터 사이에서 중재하는 역할을 수행한다. 중재 방식에는 fixed priority 방식, round-robin 방식, TDMA 방식, Lottery 방식 등이 연구되고 있는데, 중재방식에 따라 버스 사용의 효율성이 결정된다. 반면 버스 아키텍처를 수정하여 시스템의 성능을 극대화할 수 있는데, 본 논문에서는 병렬 데이터 통신을 지원하는 플라잉 마스터 버스 아키텍처를 제안하였고, 위에서 언급한 여러 가지 버스 중재 방식에 대하여 일반적인 공용버스와 비교하여 장단점을 분석하였다. TLM(Transaction Level Model)을 이용한 성능검증 결과로부터 버스 중재방식과 무관하게 약 40%의 성능이 향상되었음을 확인하였다. 플라잉 마스터 버스 아키텍처가 좀 더 연구되고 다양한 SoC에 적용되면서 고성능 버스 아키텍처로 자리매김할 것이다.

• 한국정보통신학회논문지
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• 제17권8호
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• pp.1879-1884
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• 2013

일반적인 버스 시스템 구조는 공용버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더 등으로 구성되어 있다. 복수의 마스터가 동시간대에 버스를 이용할 수 없으므로, 아비터는 이를 중재하는 역할을 수행한다. 아비터가 어떠한 중재방식을 선택하는가에 따라 버스 사용의 효율성이 결정된다. 기존의 중재 방식에는 Fixed Priority 방식, Round-Robin 방식, TDMA 방식, 로터리 방식 등이 연구되고 있다. 본 논문에서는 데이터 트래픽 집중에 따른 Fixed Priority, Round Robin, TDMA, 로터리 방식에 대하여 성능을 분석해 보고, 성능개선을 위한 방법을 제안하려고 한다.

• 한국정보통신학회논문지
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• 제16권9호
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• pp.2009-2014
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• 2012

일반적인 버스 시스템 구조는 공용버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더 등으로 구성되어 있다. 복수의 마스터가 동시간대에 버스를 이용할 수 없으므로, 아비터는 이를 중재하는 역할을 수행한다. 아비터가 어떠한 중재방식을 선택하는가에 따라 버스 사용의 효율성이 결정된다. 기존의 중재 방식에는 Fixed Priority방식, Round-Robin 방식, TDMA 방식, 로터리 방식 등이 연구되고 있다. 본 논문에서는 최근에 개발된 TDMA 방식과 로터리 방식에 대하여 성능을 비교해 보고, 성능개선을 위한 방법을 제안하려고 한다.

• 대한전자공학회논문지SD
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• 제46권2호
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• pp.38-44
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• 2009

버스 시스템은 하나의 버스 내에 여러 개의 마스터와 슬레이브, 아비터 그리고 디코더로 구성되어 있다. 마스터는 CPU, DMA, DSP 등과 같은 데이터의 명령을 수행하는 프로세서를 말하며, 슬레이브는 SRAM, SDRAM, 레지스터 둥과 같이 명령에 응답하는 메모리를 말한다. 또한 아비터는 마스터가 동시간대에 버스를 이용할 수 없기 때문에 이를 중재하는 역할을 수행하는데, 어떠한 중재 방식을 선택하는가에 따라 버스 시스템의 성능이 크게 바뀔 수 있다. 일반적인 중재 방식에는 fixed priority 방식, round-robin 방식이 있으며, 이를 개선한 TDMA 방식과 Lottery bus 방식 등이 현재까지 제안되었다. 본 논문에서는 새로운 중재 방식인 스코어 중재 방식을 제안하고 이를 TLM 알고리즘으로 구성하여 일반적인 중재방식과 시뮬레이션을 통해 성능을 비교 분석하였다. 앞으로의 버스 중재 방식은 스코어 중재 방식을 기초로 더욱더 발전할 것이며, 버스 시스템의 성능을 향상시킬 것이다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2007년도 추계학술발표대회
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• pp.697-700
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• 2007

산업현장에서 이용되는 각종 제어 및 계측 시스템들은 그 용도에 따라 여러 개의 프로세서 모듈이나 기기들로 나뉜다. 이들 프로세서 모듈이나 기기들은 각각의 기능이나 요구 사항에 따라 서로 다른 공간에 설치, 운용 되며 정보교환과 제어를 위하여 통합된 데이터 처리 기술을 필요로 한다. 본 논문에서는 이러한 분산 시스템들의 경제적이고 효율적인 통신을 위한 버스 중재 기법에 대하여 다루고 있다. 제안 된 구조는 메시지 기반 데이터 교환 방식으로 이를 위해 표준 메시지 규격을 정의하였으며 메시지를 해석하여 경로를 설정하고 버스 중재를 담당하는 버스 중재 모듈을 구현하였다. 또한 구현된 버스 중재 모듈을 사용하여 실제 검측 시스템을 구성하고 실험하였다.