• 한국진공학회:학술대회논문집
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• 한국진공학회 2004년도 제26회 학술발표회 초록집
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• pp.76-76
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• 2004

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.114-114
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• 2008

반도체 device의 성능을 향상시키기 위하여 패턴은 더욱 더 고 집적화 되고 배선 또한 다층배선 구조를 가지게 되었으며 요구되는 선폭 또한 더욱 미세화 되어 CMP 공정이 도입되게 되었다. 이러한 CMP 공정에 사용되는 소모품으로는 크게 세 가지의 중요한 부분으로 나눌 수 있다. 그것은 slurry와 pad, conditioner이다. 그중에 pad conditioning 공정은 CMP 공정시 pad의 마모에 따라 감소하는 removal rate(RR)값을 회복시키기 위한 공정으로 마모된 pad의 표면을 활성화 시켜주는 중요한 공정이다. 하지만 pad conditioning 공정을 장시간 진행하게 되면 conditioner 표면에 오염물이 발생하게 되며, 오염물로 인하여 wafer표면에 scratch 및 defect을 발생시키는 원인이 될 수 있다. 이러한 문제점을 보완하기 위하여 conditioner의 표면을 변화시켜 공정중의 오염이 발생하지 않도록 하는 것이 중요하다. 본 논문에서는 oxide CMP 실험을 통하여 conditioner표면에 오염물이 발생함을 확인하였으며 energy dispersive spectroscopy(EDS) 분석을 통하여 주오염물의 성분이 oxide slurry중 silica임을 확인하였다. Conditioner의 표면을 소수성으로 만들기 위하여 self assembled monolayer(SAM) 방법을 이용하여 표면에 코팅을 하였으며, 소수성 박막이 코팅된 conditioner와 코팅되지 않은 conditioner의 비교 실험을 통하여 오염 정도를 비교하였다.

• 산업공학
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• 제9권2호
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• pp.83-94
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• 1996

본 논문에서는 자동차용 전기배선 제조공정 중 절압공정을 대상으로 기계별 작업순서결정에관한 개선된 방법에 관하여 연구한다. 기계별 작업순서에 대하여 작업자들이 현장에서 느끼는 불편한 점들을 개선하려는 목적에서 연구를 진행하였음 개선된 방법을 통하여 자재교환과 치구교환횟수를 감소시킬 수 있었다. 그 결과 기계가동율이 향상되었고 계획된 작업순서에 대한 작업준수율을 높일 수 있었다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2015년도 추계학술대회 논문집
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• pp.191-191
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• 2015

반도체 소자 성능 향상을 위한 3차원 TSV배선 공정이 연구되었다. 전기도금을 이용한 TSV 공정 시 기존에는 황산 구리 수용액내에 억제제, 가속제, 평탄제등을 첨가한 복잡한 전해질이 사용되었지만 본 연구에서는 억제제만을 이용하여 Cu bottom-up filling에 성공하여 전해질의 조성을 단순화 시켰다.

• Korean Chemical Engineering Research
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• 제47권1호
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• pp.1-10
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• 2009

작은 크기의 고기능성 휴대용 전자기기 수요의 급증에 따라 기존에 사용되던 수평구조의 2차원 칩의 크기를 줄이는 것은, 전기 배선의 신호지연 증가로 한계에 도달했다. 이러한 문제를 해결하기 위해 칩들을 수직으로 적층한 뒤, 수평 구조의 긴 신호배선을 짧은 수직 배선으로 만들어 신호지연을 최소화하는 3차원 칩 적층기술이 새롭게 제안되었다. 3차원 칩의 개발을 위해서는 기존에 사용되던 반도체 공정들뿐 아니라 실리콘 관통 전극 기술, 웨이퍼 박화 기술, 웨이퍼 정렬 및 본딩 기술 등의 새로운 공정들이 개발되어야 하며 위 기술들의 표준 공정을 개발하기 위한 노력이 현재 활발히 진행되고 있다. 현재까지 4~8개의 단일칩을 수직으로 적층한 DRAM/NAND 칩, 및 메모리 칩과 CPU 칩을 한꺼번에 적층한 구조의 성공적인 개발 결과가 보고되었다. 본 총설에서는 이러한 3차원 칩 적층의 기본 원리와 구조, 적층에 필요한 중요 기술들에 대한 소개, 개발 현황 및 앞으로 나아갈 방향에 대해 논의하고자 한다.

• 한국정보과학회논문지:시스템및이론
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• 제26권12호
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• pp.1458-1467
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• 1999

VLSI 공정 기술이 발달하면서 이웃한 전선 간의 간격이 점점 더 가까워 지고 있으며, 그에 따라 인접 전선 간의 혼신 문제가 심각해지고 있다. 본 논문에서는 3층 그리드 채널 배선에 적용 가능한 혼신을 최소화시키는 배선층 할당 방법을 제안한다. 이 방법은 선형 의사 불린 최적화 기법에 맞도록 고안되었으며, 적절한 변수 선택 휴리스틱과 상한값 추정 방법을 통하여 최적의 결과를 짧은 시간 안에 찾아낸다. 실험 결과를 통하여, 일반적인 0/1 정수 선형 프로그래밍 기법과 비교하여 성능과 수행시간 면에서 우수함을 보인다. Abstract Current deep-submicron VLSI technology appears to cause crosstalk problem severe since it requires adjacent wires to be placed closer and closer. In this paper, we deal with a horizontal layer assignment problem for three layer HVH channel routing to minimize coupling capacitance, a main source of crosstalk. It is formulated in a 0/1 integer linear programming problem which is then solved by a linear pseudo boolean optimization technique. Experiments show that accurate upper bound estimation technique effectively reduces crosstalk in a reasonable amount of running times.

• 마이크로전자및패키징학회지
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• 제21권3호
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• pp.1-6
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• 2014

차세대 전자소자는 입출력(I/O) 핀 수의 증가, 전력소모의 감소, 소형화 등으로 인해 fine-pitch 배선 시스템이 요구되고 있다. Fine-pitch 특히 10 um 이하의 fine-pitch에서는 기존의 무연솔더나 Cu pillar/solder cap 구조를 사용할 수 없기 때문에 Cu-to-Cu bumpless 배선 시스템은 2D/3D 소자 구조에서 매우 필요한 기술이라 하겠다. Bumpless 배선 기술로는 BBUL 기술, 접착제를 이용한 WOW의 본딩 기술, SAB 기술, SAM 기술, 그리고 Cu-to-Cu 열압착 본딩 기술 등이 연구되고 있다. Fine-pitch Cu-to-Cu interconnect 기술은 연결 방법에 상관없이 Cu 층의 불순물을 제거하는 표면 처리 공정, 표면 활성화, 표면 평탄도 및 거칠기가 매우 중요한 요소라 하겠다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2000년도 제18회 학술발표회 논문개요집
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• pp.65-65
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• 2000

반도체 소자의 고집적화는 배선에서 많은 문제점을 야기 시킨다. 이러한 문제점들 중에서 대표적인 것이 과도한 전류밀도에 의한 electro-migration(EM)이다. 이는 앞으로 배선의 선폭이 0.25$mu extrm{m}$미만일 경우 더욱 심화될 전망이다. 이에 대안으로 Al-합금에서 Cu로 대체하여 이러한 문제를 해결하려 하고 있다. 그런데, Cu는 Si 및 SiO2와 높은 반응성과 빠른 확산속도를 가지기 때문에 확산방지막이 필요로 되어진다. 현재에는 TiN, TaN 등의 확산방지막이 사용되어지고 있으나, TiN 박막의 경우 표면에 Ti와 oxide와의 결합에 의해 Ti-O 성분이 존재하는데, 이럴 경우 Cu 증착을 하는데 있어 부정적인 요인이 된다. 또한, 이러한 화합물은 Cu와 TiN 계면사이에 밀착성을 나쁘게 하여 고전류 인가시 EM에 있어 높은 저항성을 가질 수가 없다. 따라서, 본 연구는 MOCVD방식으로 Cu 박막을 증착하기에 앞서 수소플라즈마를 이용하여 TiN 표면에 형성된 산소 화합물을 제거한 후 Cu를 증착하여 동일한 조건에서 EM 가속화 실험을 하였다. 그림 1은 Cu/TiN 구조에 있어 수소 전처리를 한 배선의 구조의 MTF(mean time to failure)가 65분이고 전처리를 하지 않은 배선구조는 40분으로 약 50% 긴 MTF를 가지는 것으로 나왔다. 결론적으로 Cu와 TiN 계면에 좋은 밀착성은 EM에 있어 우수한 저항성을 가지는 것으로 나왔다.

• 한국산학기술학회논문지
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• 제17권6호
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• pp.708-714
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• 2016

오늘날 반도체 분야의 산업에서는 데이터 처리 속도가 빠르고 대용량 데이터 처리 수행 능력을 갖는 반도체 기술 개발이 활발히 진행 되고 있다. 반도체 제작에서 패키징 공정은 칩을 외부 환경으로부터 보호 하고 접속 단자 간 전력을 공급하기 위해 진행하는 공정이다. 근래에는 생산성이 높은 웨이퍼 레벨 패키지 공정이 주로 사용되고 있다. 웨이퍼 레벨 패키지 공정에서 웨이퍼 상의 모든 실리콘 다이는 몰딩 공정 중에 높은 몰딩 압력과 고온의 열 영향을 받는다. 실리콘 다이에 작용하는 몰딩 압력 및 열 영향은 다이 시프트 및 웨이퍼 휨 현상을 초래하며, 이러한 다이 시프트 및 웨이퍼 휨 현상은 후속 공정으로 칩 하부에 구리 배선 제작을 하는데 있어 배선 위치 정밀도의 문제를 발생시킨다. 따라서 본 연구에서는 다이 시프트 최소화를 위한 공정 개발을 목적 으로 다이 시프트 측정 데이터를 수집하기 위해 다이 시프트 비전 검사 장비를 구축하였다.

• 한국진공학회지
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• 제10권1호
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• pp.27-30
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• 2001

절연보호막 처리된 Al-1%Si 박막배선에서 DC와 PDC 조건하에서의 Electromigration 현상에 관하여 조사하였다. $SiO_2$와 PSG/$SiO_2$ 절연보호막 층을 갖는 박막배선은 표준 사진식각 공정으로 제작되었고, 테스트라인 길이는 100, 400, 800, 1200, 1600 $\mu\textrm{m}$이다. Al-l%Si 박막배선에 고정된 전류밀도 $1.19\times10^7\textrm{A/cm}^2$의 DC와 duty factor가 0.5인 1Hz의 주파수에 고정된 전류밀도 $1.19\times10^7\textrm{A/cm}^2$의 PDC를 인가하였다. Electromigration 테스트에서 PSG/$SiO_2$ 절연보호막 시편의 Electromigration 저항성이 $SiO_2$ 절연보호막 시편보다 우수함을 알 수 있었다. PDC 에서 박막 배선의 수명이 DC 보다 2-4배 정도 길게 나타났으며, 박막 배선의 길이가 증가 할 수록 수명이 감소하다가 임계길이 이상에서 포화되는 경향을 보인다. Electromigration에 의한 결함 형태로는 전기적 개방을 야기시키는 보이드와 전기적 단락을 야기시키는 힐록이 지배적이다.