• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 D
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• pp.2548-2550
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• 2000

RTP(Rapid Thermal Processing)은 IC제조 공정과 관련된 열처리 과정에 사용되는 단일 웨이퍼프로세스 기술이다. 반도체 웨이퍼를 고속 열처리할 때 웨이퍼별로 작은 반응실에서 가열, 가공, 냉각된다. 현재 사용되는 반도체 열처리장비는 고온로(furnace)에의해 대부분 이루어지지만, 시간이 많이 걸려서 주문형반도체 생산과 같은 다양한 종류의 웨이퍼를 소량 생산하는데는 부적절하다. 이에 매우 적은 시간이 소요되는 RTP장비가 많이 연구되고 있다. 그러나 RTP는 예기치 못한 몇 가지의 문제점을 일으킨다. 그중 하나는 웨이퍼 표면에 분포된 온도의 불 균일성이다. 이러한 불 균일성은 웨이퍼의 표면에 심각한 왜곡(distortion)을 일으켜 좋지 못한 결과를 가져오게 한다. 이번 논문의 목적은 RTP시스템을 수학적으로 모델링하고, 이를 이용하여 멀티 램프 시스템의 입력값을 조절하여 이미 배치된 램프에 대한 최적의 온도 균일도에 알맞은 각 램프입력을 구하여 램프 입력 프로파일을 만들고 또한 이를 이용하여 외란에 대한 PID 제어기 설계를 목표로 한다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2012년도 춘계학술발표대회
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• pp.52-52
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• 2012

최근 선진국을 중심으로 제조기술의 산업혁명이라고 불릴 정도로 큰 파급효과가 기대되는 자기조립기반의 산업공정기술을 확보하기 위한 많은 노력과 연구들이 활발하게 진행되고 있다. 자기조립(Self-Assembly) 현상은 자연에서 일어나는 자발적인 힘으로 원자 또는 분자 단위까지 구조물을 제어하고 bottom-up 방식(상향식: 원자/분자 스케일의 나노구조를 배열/조립하여 원하는 형태의 패턴을 만들어 내는 방식)으로 원하는 구조물을 설계/제작할 수 있는 능력을 가지고 있다. 기초적인 과학으로부터 출발한 자기조립기술은 최근 자기조립 응용개발에서 많은 성과를 이루어내면서 산업화 가능성을 크게 하고, 과학계와 산업계의 많은 관심을 불러일으키고 있다. 반도체 산업기술을 예측하는 ITRS 로드맵(2005년)에 의하면 directed self-assembly 방법이 새로운 미래 패터닝 기술로 개발되어 2016년경에 사용되고, 자기조립소재로 제작된 다양한 응용소자들은 새로운 미래소자로 개발될 것으로 예상하고 있다. 이에 맞추어 국내 기업들도 diblock copolymer를 이용한 나노패터닝 기술 확보를 위한 연구를 진행하고 있다. 또한 IBM은 자기조립기술을 반도체공정에 실험적으로 적용하여 자기조립기술이 생산 공정에 부분적으로 적용될 가능성이 크다는 것을 보여주었다. 산업계와 함께 학계의 연구센터에서는 산업화를 위한 자기조립 집적화 공정(Integrated process) 개발을 이루기 위하여 체계적으로 연구를 실시하고 있다. 미국의 Northeastern 대학의 CHN(Center for high-rate Nanomanufacturing) 연구센터는 자기조립 집적화에 용이한 새로운 개념의 소자를 제안하고 이를 집적화하기 위한 다양한 공정을 개발하고 있으며, Wisconsin 대학의 NSEC(Nanosacle Science and Engineering Center) 연구센터는 diblock copolymer를 이용한 나노패터닝 기술 개발에서 획기적인 결과를 도출하여 산업계에 적용될 가능성을 높이고 있다. 이와 같은 결과들로부터 앞으로의 자기조립기술에 대한 연구는 3차원 구조물을 제작할 수 있는 집적화 공정에 집중될 것이고, 이를 위하여 새로운 개념의 단순한 구조의 응용소자개발도 함께 추진될 것으로 판단된다. 또한 실용 가능성이 큰 집적화 공정으로 개발하기 위하여 기존의 top-down 방식을 접목한 bottom-up 방식의 자기조립 집적화 공정이 개발될 것으로 예상하고 있다. 이와 함께 자기조립공정은 반복되는 구조를 쉽게 제작할 수 있는 장점을 가지고 있어 다양한 응용소자 [태양전지(solar cell), 연료전지(fuel cell), 유연성 있는 전자기기(flexible electronics), 화면표시 장치(display device)] 제작에 쉽게 이용되어 새로운 산업을 창출할 수 있는 가능성을 보이고 있다. 본 자기조립 연구 센터에서는 이와 같은 자기조립 특성을 제조공정에 적용하여 혁신적인 제조공정기술을 확보하고자 연구를 진행하고 있다. 그러므로 본 발표에서 이와 같은 연구 흐름과 함께 본 센터에서 진행하고 있는 자기조립 제조방법을 소개하고자 한다. 이와 함께 자기조립방법을 이용하여 제작된 다양한 응용소자 개발 결과를 발표하고, 이를 top-down 방식과 접목하여 집적화공정으로 개발하는 전략을 함께 소개하고자 한다.

• 한국막학회:학술대회논문집
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• 한국막학회 1998년도 춘계 총회 및 학술발표회
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• pp.87-88
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• 1998

1. 서론 : 반도체 제조공정중의 공정폐수로 발생되는 Si 미립자 함유폐수는 많은 양의 초순수와 1차세정 폐수로 방류되므로 유가물인 Si가 상당량 함유되어 있다. 이러한 폐수의 재이용을 위해 본 연구에서는 미립자 Si를 농축, 회수하고 양질의 처리수를 얻고자 한외여과막 분리공정을 적용하였고, 한외여과막 공정의 조업변수를 평가하여 air back flushing에 의한 막세척 효율 및 fouling 제어특성, 각각의 membrane이 갖는 분획분자량 특성에 따른 처리수 수질 및 flux 비교를 통해 scale up할 경우 필요한 조업변수를 얻고자 실시하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2009년도 춘계학술발표대회
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• pp.27.1-27.1
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• 2009

Chalcopyrite구조의CIS 화합물은 직접천이형 반도체로서 높은 광흡수 계수 ($1\times10^5\;cm^{-1}$)와 밴드갭 조절의 용이성 및 열적 안정성 등으로 인해 고효율 박막 태양전지용 광흡수층 재료로 많은 관심을 끌고 있다. CIS 계 물질에 속하는 $Cu(InGa)Se_2$ (CIGS) 태양전지의 경우 박막 태양전지 중 세계 최고 효율인 20%를 달성한 바 있으며, 이는 기존 다결정 웨이퍼형 실리콘 태양전지의 효율에 근접하는 수치이다. 그러나 이러한 우수한 효율에도 불구하고 박막 증착시 동시증발장치 혹은 스퍼터링장치와 같은 고가 진공장비를 사용하게 되면 공정단가가 높을 뿐만 아니라 사용되는 재료의 20-50%의 손실을 감수해야만 한다. 또한 대면적 Cell제작에 어려움이 있기 때문에 기술개발 이후의 상용화 단계를 고려할 때 광흡수층 박막 제조 공정단가를 획기적으로 낮출 수 있고 대면적화가 용이한 신 공정 개발이 필수적이다. 이러한 관점에서 비진공 코팅방법에 의한 CIS 광흡수층 제조 기술은 CIS 태양전지의 저가화 및 대면적화를 가능케 하는 차세대 기술로 인식되고 있고 최근 급속한 발전을 이루고 있는 미세 입자 합성, 제어 및 응용 기술에 부합하여 많은 세계 연구기관 및 기업체에서 활발히 연구를 진행하고 있다. 비진공 방식에 의한 CIS 광흡수층 제조 기술은 전구체 물질의 형태에 따라 크게 입자형 전구체를 사용하는 방법과 용액 전구체를 사용하는 방법으로 나눌 수 있다. 본 연구에서는 용액 전구체를 paste 공정으로 실험하였다. 이는 용액전구체 물질 제조가 입자형 전구체 제조에 비해 매우 간단하고, 전구체 물질 내 구성원소의 원자비를 쉽게 조절할 수 있다는 장점 및 사용효율이 높아 소량의 source로도 박막 제작이 가능해 공정 단가 절감에 큰 효과가 기대되기 때문이다. 실험에 사용 된 용액전구체는 $Cu(NO_3)$ 및 $InCl_3$, $Ga(NO_3)$를 Cu, In, Ga 출발 물질로 선정하여 이를 메탄올에 완전히 용해시켜 binder인 셀룰로오즈와 메탄올을 섞은 용액과 혼합하여 전구체 슬러리를 형성하였다. 이 슬러리를 paste공정으로 precursor막을 입히고 저온 건조 후 Se 분위기에서 열처리하여 CIGS박막을 얻을 수 있었다. 박막의 특성을 XRD, SEM, AES, TGA등으로 분석하였다.

• 한국산학기술학회논문지
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• 제10권5호
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• pp.1074-1081
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• 2009

반도체 공정시스템의 레이아웃은 대규모 자본 투자의 필요성과 제조 공정의 복잡성의 증가와 함께 그 중요성이 점점 증가하고 있다. 오늘날 대부분의 반도체 공정시스템은 같은 유형의 장비가 동일한 bay에 배치되는 bay 타입의 레이아웃 형태를 취하고 있다. Bay 타입 레이아웃은 유연성의 장점을 가지고 있지만 물류 흐름의 제어 측면에서는 많은 단점을 가지고 있다. 본 논문에서는 이러한 bay 타입 레이아웃의 단점을 보완하고자 bay 타입의 유연성은 유지하되 conter spine이 없고 bay를 통합한 형태의 새로운 반도체 레이아웃 개념인 room 타입에 대해서 비교, 연구한다. 이를 위하여 본 논문에서는 새로운 room 타입 레이아웃의 형태를 제시하고 이를 기존의 레이아웃과 반송필요 횟수와 시간, foot-print, 경유 stocker, 그리고 물류흐름 시간 등의 성과척도를 비교하여 room 타입 레이아웃의 우수성을 보인다.

• 한국멀티미디어학회논문지
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• 제3권4호
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• pp.407-415
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• 2000

설비 집약적이며 복잡한 생산 시스템중의 하나인 반도체 FAB 공정은 제품의 흐름시간과 대기시간, 공정 중 재고를 줄이는 것이 흐름제어의 가장 중요한 목표이다. 이에 본 연구에서는 소품종 다랑 생산 시스템에서 발생하는 비경제성을 줄이고 생산성을 향상시키기 위하여 현재 반도체 양산 회사에서 주로 채택하고 있는 In-Line Layout을 분석하고 새로운 제안 방식인 그룹테크놀로지를 이용한 Job Shop 형태의 Stand Alone Layout과 함께 각각의 모델로 구축하고 시뮬레이션 함으로써 일별 생산 계획상의 회수 변화에 따른 각Layout의 특성을 비교, 분석하였다. 이 때 사용한 시뮬레이션 툴은 모델 구축 및 시뮬레이션이 용이하고 범용적인 (이산형 제조 시스템용) ProSys를 사용하였다. 연구 결과로는 일별 생산 계획상의 회수 초기에는 In-Line Layout이 Stand Alone Layout보다 대체로 생산량 측면에서 우세하지만 일별 생산계획상의 회수가 증가된 14회부터는 Stand Alone Layout이 더 우세한 것으로 나타났다

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.383-385
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• 2013

반도체소자의 고속실현을 위해서 알루미늄배선에서 40% 가량 성능을 높이는 반면 제조비용은 30%까지 낮출 수 있는 구리를 선호하고 있으나, 식각이 잘 되지 않아 원하는 패턴으로 만들어 내기가 곤란한 공정기술의 어려움과 구리물질이 지닌 유독성문제를 가지고 있다. 기존의 식각기술로는 구리패턴을 얻을 수 없는 기술적 한계 때문에 화학.기계적 연마(CMP)를 이용한 평탄화와 연마를 통해서 구리배선을 얻는 다마스커스(Damascene)기술이 개발됐고 이를 이용한 구리배선기술이 현실적으로 가능하게 됐다. CMP를 이용한 평탄화 및 연마 공정에서 Wafer에 도포된 구리의 두께를 실시간으로 측정하여 정밀하게 제어할필요가 있는데, 본 논문에서는 와전류를 이용하여 옹고스트롬 단위의 두께를 실시간으로 측정하여 제어 하는 시스템구현에 대해 기술한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.759-762
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• 2014

반도체소자의 제조 공정 기술 중 구리패턴을 얻기 위해서 사용하는 화학.기계적 연마(CMP)를 이용한 평탄화와 연마 공정에서 Wafer에 도포된 구리의 두께를 실시간으로 측정하여 정밀하게 제어할 필요가 있는데, 이때 획득되는 센서값을 실제 두께 값으로 환산하는 계산과정에서 오차가 발생할 수 있다. 실제 측정 값에 근사한 값을 얻도록 단순평균을 이용한 방법, 이동 평균, 필터 들을 사용하여 결과를 비교하여 옹고스트롬 단위의 두께를 실시간으로 측정하는 제어 시스템의 편차를 줄이도록 하는 방법의 구현에 대해 기술한다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2003년도 추계학술발표강연 및 논문개요집
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• pp.64-64
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• 2003

고집적화된 시스템 LSI 반도체 소자 제조 공정에서 소자의 고속화 및 고성능화에 따른 배선층수의 증가와 배선 패턴 미세화에 대한 요구가 갈수록 높아져, 광역평탄화가 가능한 STI CMP(Shallow Trench Isolation Chemical-Mechanical-Polishing)공정의 중요성이 더해가고 있다. 이러한 STI CMP 공정에서 세리아 슬러리에 첨가되는 계면활성제의 농도에 따라 산화막과 질화막 사이의 연마 선택비를 제어하는 것이 필수적 과제로 등장하고 있다. 일반적인 CMP 공정에서 압력 증가에 따른 연마 제거량이 Prestonian 거동을 나타내는 반면, 연마 입자의 크기를 변화시켜 계면활성제의 농도를 달리 하였을 경우, 압력 변화에 따라 Non-Prestonian 거동이 나타나는 것을 고찰할 수 있었다. 따라서 본 연구에서는 세리아 슬러리 내에 첨가되는 계면활성 제의 농도와 연마입자의 크기를 달리한 후, 압력을 변화시킴으로 나타나는 non-Prestonian 거동에 미치는 영향에 대하여 연구하였다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.22-27
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• 2007

반도체 또는 평판디스플레이 제조에 있어 노광공정 후의 PR(photoresist) 제거 공정으로 이용하기 위하여 경계 막 제어에 의한 오존처리공정 및 설비 구현에 대한 연구를 수행하였다. 개발한 초 고농도 오존생성기술과 vapor 발생 방식 경계 막 제어 오존처리공정설비에 의해 실리콘 웨이퍼 PR 제거시험을 수행하였으며 오존가스농도 16wt%, 오존가스 유량 $8[\ell/min]$에서 약 400nm/분의 높은 PR 제거율을 달성하였다.