• Title/Summary/Keyword: 반도체칩

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패키지형태에 따른 반도체소자의 고장률예측

  • Ju, Cheol-Won;Lee, Sang-Bok;Kim, Seong-Min;Kim, Gyeong-Su
    • Electronics and Telecommunications Trends
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    • v.6 no.3
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    • pp.3-12
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    • 1991
  • 현재 전자장비는 대부분 반도체소자로 구성되어 있어 이들 소자의 신뢰성이 매우 중요하다. 반도체소자의 신뢰성은 고장률로 표현되는데 실질적인 고장률은 사용현장에서 수집된 데이터에서 산출되지만 데이터 수집기간이 길고, 고장원인이 불분명하며, 수적으로도 빈약한 실정이다. 따라서 본고에서는 MIL-HDBK-217E의 고장률예측 모델을 이용하여 반도체소자를 제조기술, 패키지형태, 칩접착 상태별로 구분하여 고장률을 산출하였다.

Semiconductor Capacitive Fingerprint Sensor and Image Synthesis Technique (반도체 capacitive 지문 센서 및 이미지 합성 방법)

  • Lee, Jeong-Woo;Min, Dong-Jin;Kim, Won-Chan
    • Journal of the Korean Institute of Telematics and Electronics D
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    • v.36D no.2
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    • pp.62-70
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    • 1999
  • This paper introduces a possibility of a low-cost, high-resolution fingerprint sensor chip. The test chip is composed of $64{\times}256$ sensing cells(chip size : $2.7mm{\times}10.8mm$). A new detection circuit of charge sharing is proposed, which eliminates the influences of internal parasitic copacitances. This the reduced sensing-capacitor size enables a high resolution of 600dpi, using even conventional 0.6${\mu}m$ CMOS process. The partial fingerprint image captured therefrom are synthesized into a full fingerprint image with a image synthesis algorithm. The problems and possibilities of image synthesis technique are also analyzed and discussed.

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The Design of Chorus DSP Chip Using Psychoacoustic Model and SOLA Algorithm (심리음향모델과 SOLA 알고리즘을 이용한 코러스 칩 설계)

  • 김태훈;박주성
    • The Journal of the Acoustical Society of Korea
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    • v.19 no.3
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    • pp.11-19
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    • 2000
  • This research deals with the implementation procedures of a chorus processing DSP for karaoke system. It is necessary to compress the chorus data to store as many choruses as we can. We apply MPEG-1 audio algorithm to compress the chorus data. And the chorus system must be accompanied with the karaoke that can change the key and the tempo. So the chorus DSP must be able to change the key and tempo of the chorus data. We apply SOLA (Synchronized Overlap and Add) to do it. We designed the chorus DSP that can compress the chorus, change the key and tempo. And we verified the chorus DSP logic using FPGA. The used FPGA are two FLEX10K100s made by ALTERA. Finally we make the ASIC chip of chorus DSP and verify its operation.

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Study on the Preparation of the Phosphoric Flame retardent for the EMC (EMC용 반응형 인계 난연 수지 개발)

  • Ahn, Tae-Kwang;Kim, Han-Byung;Ryu, Kum-Sook
    • Proceedings of the KAIS Fall Conference
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    • 2009.05a
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    • pp.372-375
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    • 2009
  • 반도체 봉지재란 실리콘 칩, 골드와이어, 리드프레임 등의 반도체 소지를 열, 수분, 충격으로부터 보호하기 위해 밀봉하는 재료로서 EMC(Epoxy Moding Compound)가 가장 많이 쓰인다. EMC는 기계적, 전기적 성능향상을 위한 무기재료로 실리카(Silica), 열에 의해 경화되어 3차원 경화구조를 형성하는 에폭시수지, 빠른 경화특성을 부여하기 위한 경화제로서의 페놀수지, 유기재료와 무기재료 사이의 결합력을 높이기 위해 커플링제, 카본블랙, 이형성 확보를 위한 왁스(Wax), 착색제(Colorant), 난연제(Flame Retardant)등의 첨가제로 구성되는 복합소재로써 본 연구에서는 에폭시의 유형에 따른 용융 실리카를 주충진재로 하여 각각의 봉지재의 첨가제를 기준으로 할 때 다양한 형태의 친환경 비할로겐계 반응형 난연제를 합성하는 기술을 개발하고 비 할로겐계 및 Sb 계 첨가형 난연제의 혼용 배합을 통해 친환경 EMC용 난연제의 제조기술을 개발하였다. 이들 EMC의 요구특성은 요구특성은 외부환경으로부터 칩 보호, 칩을 전기적으로 절연특성 유지, 칩의 작동시 발생되는 열의 효과적인 방출 특성 유지, 실장(Board Mounting)의 간편성 특성을 확보해야 하는 특성을 지니고 있어 이들 요구특성에 적합한 특성조사가 함께 이루어졌다.

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상위 테스트합성 기술의 개발 동향

  • 신상훈;박성주
    • The Magazine of the IEIE
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    • v.25 no.11
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    • pp.42-50
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    • 1998
  • 시스템을 단일 칩에 구현함에 따라서 반도체 칩은 수백만 게이트를 내장할 정도로 고집적화 되어가고 있다. 이러한 고집적도의 칩을 제장하는 데 소요되는 고가의 텍스트비용을 최소화하기 위해 설계의 각 단계 별로 다양한 테스트설계기술이 개발되고 있다. 합성 후 회로구조가 테스트에 용이하도록 하기 위하여 상위 및 논리 합성 단계에서 테스트기능을 추가하고 있다. 합성된 회로에 대하여는 스캔 테스트점 삽입, 및 BIST 등의 테스트설계 기술이 사용되고 있다. 본 논문에서는 VHDLDD등으로 기술되는 상위 기능정보와 상위 구조합성과정에서 고려되고 이는 다양한 데스트합성 기술을 소개하고자 한다.

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Review of Failure Mechanisms on the Semiconductor Devices under Electromagnetic Pulses (고출력전자기파에 의한 반도체부품의 고장메커니즘 고찰)

  • Kim, Dongshin;Koo, Yong-Sung;Kim, Ju-Hee;Kang, Soyeon;Oh, Wonwook;Chan, Sung-Il
    • Journal of the Korea Academia-Industrial cooperation Society
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    • v.18 no.6
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    • pp.37-43
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    • 2017
  • This review investigates the basic principle of physical interactions and failure mechanisms introduced in the materials and inner parts of semiconducting components under electromagnetic pulses (EMPs). The transfer process of EMPs at the semiconducting component level can be explained based on three layer structures (air, dielectric, and conductor layers). The theoretically absorbed energy can be predicted by the complex reflection coefficient. The main failure mechanisms of semiconductor components are also described based on the Joule heating energy generated by the coupling between materials and the applied EMPs. Breakdown of the P-N junction, burnout of the circuit pattern in the semiconductor chip, and damage to connecting wires between the lead frame and semiconducting chips can result from dielectric heating and eddy current loss due to electric and magnetic fields. To summarize, the EMPs transferred to the semiconductor components interact with the chip material in a semiconductor, and dipolar polarization and ionic conduction happen at the same time. Destruction of the P-N junction can result from excessive reverse voltage. Further EMP research at the semiconducting component level is needed to improve the reliability and susceptibility of electric and electronic systems.

외신

  • (사)한국여성발명협회
    • The Inventors News
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    • no.23
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    • pp.13-13
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    • 2004
  • EU 상표$\cdot$디자인 25개국 보호시대 개막! - 중국의 `위조 반도체 칩` 방지 위해 국가적 대응 필요

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