• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
• /
• pp.202-202
• /
• 2008

실리콘 기판 위에 성장된 세륨 산화막(CeO2)은 고품질의 SOI(Silicon on Insulator)나 혹은 안정한 캐패시터 소자와 같은 반도체 소자에 대한 응용 가능성이 높아 여러 연구가 진행되어 왔다. 세륨 산화막은 형석 구조, 다시 말해서 대칭적인 큐빅 구조이며 화학적으로 안정한 물질이다. 또한, 세륨 산화막의 격자상수 (a = $5.411\AA$)는 실리콘의 격자상수 (a = $5.430\AA$) 와 비슷하며 큰 밴드갭(6eV) 및 높은 유전상수 ($\varepsilon$ = 26), 높은 열적 안전성을 지니고 있어 실리콘 기판에 사용된 기존 절연막인 사파이어나 질코늄 산화막보다 우수한 특성을 지니고 있다. 본 논문에서는 스퍼터링을 이용하여 세륨 산화막을 실리콘 기판 위에 형성하면서 기판가열 온도 조건을 각각 상온, $100^{\circ}C$, $200^{\circ}C$로 설정하였으며, 세륨 산화막의 증착 두께 조건을 각각 80nm, 120nm로 설정한 다음 퍼니스를 이용하여 $1100^{\circ}C$에서 1시간 동안 열처리를 거친 세륨 산화막의 결정화 형태 및 박막의 막질 상태를 각각 X선 회절 장치 (XRD) 및 주사전자현미경 (SEM)으로 관찰하였다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2006년도 추계학술대회 논문집 전기물성,응용부문
• /
• pp.99-100
• /
• 2006

절연 게이트 바이폴라 트랜지스터 (Insuialed atc Bipolar Transistor : IGBT)는 높은 전류구동 능력과 높은 입력 임피던스 특성으로 인해 대전력 스위칭 소자로 널리 응용되고 있다. 특히, 대용량 모터 구동을 위해 응용되는 경우, 모터의 부하 특성상, 모터의 단락에 의한 단락 회로 (Short-circuit fault) 현상을 비롯한 클램핑 다이오드의 파손으로 인한 unclamped 유도성 부하 스위칭 (UIS) 상황에서 견딜 수 있도록 설계되어야 한다. 이를 위해, 이전 연구를 통해 Floating p-well을 600V급 IGBT에 도입함으로써 UIS 상황에서 IGBT가 견딜 수 있는 에너지(항복 에너지)륵 증가시키고 Floating p-weil 전압을 감지함으로써 단락 회로 상황에서 IGBT가 보호될 수 있도록 보호회로를 제안하고 검증하였다. 그러나 이 보호회로는 수평형 금속 산화막 반도체 전계 효과 트랜지스터 (Latcral MOSFET)로 제작됨으로써 보호회로 기능을 수행하기 위해서는 넓은 면적을 요구하였다. 또한, 정상적인 동작 상황에서 오류를 감지 (오류 감지: False detection)하는 동작으로 인해 추가적인 filter를 요구함으로써 보호회로 동작 속도를 감소시켰다. 이러한 단점을 해결하기 위해, 수평형 절연 게이트 바이폴라 트랜지스터 (Lateral IGBT : LIGBT)를 보호회로에 적용함으로써 LIGBT의 높은 전류 구동능력을 이용하여 기존 보호회로 면적의 30% 수준의 보호회로를 구현하였다. 또한, 구현된 보호회로는 오류 감지 현상을 제거함으로써 보호회로의 동작 속도를 개선하였다. 제안된 보호회로와 1200V급 IGBT는 7장의 마스크를 이용한 표준 수평형 IGBT 공정을 이용하여 제작되었으며, 특히, 전자빔 조사를 이하여 턴오프 속도를 개선함으로써 고속 스위칭에 적합하도록 최적화 되었다.

• 한국재료학회:학술대회논문집
• /
• 한국재료학회 2009년도 춘계학술발표대회
• /
• pp.25.1-25.1
• /
• 2009

Pattern 웨이퍼 상의 오염입자 제거는 반도체 산업의 주된 과제 중 하나이다. Pattern의 선폭이 좁아짐에 따라 Pattern에 손상을 가하지 않고 오염입자를 제거 하는 것은 더욱 어려워지고 있다. 그뿐만 아니라 기존 습식세정 공정에서의 화학액에 의한 환경오염 및 박막의 손실도 문제가 되기 시작했다. 이러한 문제를 해결하기 위해 기존 세정공정에서 화학액의 농도를 낮추고 Megasonic 등을 이용하여 세정력을 보완하는 방법들이 연구되고 있다. 하지만 습식세정의 경우 강한 화학작용으로 인한 표면 손상 및 물 반점의 문제는 여전히 이슈가 되고 있다. 이러한 단점을 극복하기 위하여 건식 세정법이 제시되고 있으며 이 중 레이저 충격파는 레이저를 집속시켜 발생된 충격파를 이용하여 입자를 제거하기 때문에 국부적인 세정이 가능하며 세정력 조절이 가능하여 손상이 세정을 할 수 있다. 그러나 Pattern의 구조에 의해 전되는 세정력의 차이가 발생하고 Trench 내부의 오염입자제거 문제점이 발생할 수 있다. 시편은 Si STI Pattern을 100 nm PSL Particle (Red Fluorescence, Duke Scientific, USA) 을 50ppm 농도로 희석시킨 IPA에 dipping 하여 오염시킨 후 N2 Gas를 이용하여 건조하여 준비하였다. 그리고 레이저 충격파 세정 시스템은 최대 에너지 1.8 J까지 가능한 레이저를 발생하는 1,064 nm Nd:YAG 레이저를 이용하여 실험하였다. 레이져 충격파 실험은 충격파와 시편사이의 거리, gap distance와 에너지를 변환하여 세정효율을 관찰하였다. 세정효율은 세정 전후의 입자 감소량을 현광현미경 (LV-150, Nikon, Japan)를 이용하여 측정하였다. 그 결과, Trench 내부의 오염입자의 경우 Trench 밖의 오염입자에 비해 세정효율이 떨어지는 것으로 나타났으나 시편과 레이저 초점과의 거리가 가까워짐에 따라 Trench 내부의 오염입자에 대한 세정 효율을 증가시킬 수 있었다.

• 한국재료학회지
• /
• 제10권11호
• /
• pp.749-764
• /
• 2000

약 90 nm 두께의 비정질 TaSiN박막을 poly-Si and $SiO_2/Si$ 기판 위에 rf magnetron sputtering법으로 증착하였다. TaSiN박막은 산소부위기에서 열처리 시 $ 900^{\circ}C$까지 결정화되지 않는 비정질 상을 보였다. 산소의 확산 깊이는 산소분위기 열처리 온도가 증가함에 따라 증가하였으며 $650^{\circ}C$, 30분 열처리시 $Ta_{23}Si_{29}N_{48}$의 경우 약 20 nm의 깊이까지 확산되었다. $Ta_{23}Si_{29}N_{48}$ 박막의 증착 후 비저항은 약 $1,300{\mu}{\Omega}-cm$의 값을 보였지만 산소분위기 열처리시 $700^{\circ}C$ 이상에서 급격히 증가하였다.

• 마이크로전자및패키징학회지
• /
• 제9권4호
• /
• pp.17-23
• /
• 2002

최근 반도체 소자의 고속화 및 고집적화에 따라 배선 패턴이 미세화 되고 다층의 금속 배선 공정이 요구됨에 따라 단차를 줄이고 표면을 광역 평탄화 시킬 수 있는 STI-CMP 공정이 도입되었다. 그러나, STI-CMP 공정이 다소 복잡해짐에 따라 질화막 잔존물, 찢겨진 산화막 결함들과 같은 여러 가지 공정상의 문제점들이 심각하게 증가하고 있다. 본 논문에서는 이상과 같은 CMP 공정 결함들을 줄이고, STI-CMP 공정의 최적 조건을 확보하기 위해 트렌치 깊이와 STI-fill 산화막 두께가 리버스 모트 식각 공정 후, 트랜치 위의 예리한 산화막의 취약함과 STI-CMP공정 후의 질화막 잔존물 등과 같은 결함들에 미치는 영향에 대해 연구하였다. 실험결과, CMP 공정에서 STI-fill의 두께가 얇을수록, 트랜치 깊이가 깊을수록 찢겨진 산화막의 발생이 증가하였다. 트랜치 깊이가 낮고 CMP 두께가 높으면 질화막 잔존물이 늘어나는 반면, 트랜치 깊이가 깊어 과도한 연마가 진행되면 활성영역의 실리콘 손상을 받음을 알 수 있었다

• 한국산학기술학회논문지
• /
• 제10권8호
• /
• pp.1977-1985
• /
• 2009

e-Seal은 RFID기술을 사용하여 원격에서 자동으로 봉인상태를 확인할 수 있는 컨테이너 봉인 장치를 말한다. RFID의 특징상 반도체 칩에 기록된 정보를 제 삼자가 쉽게 판독 및 변조할 수 있다는 취약점을 가지고 있다. 이러한 RFID 취약점을 해결한 e-Seal 인증 프로토콜을 적용하기 위해서는 e-Seal과 리더간의 데이터를 암/복호화를 위한 PRF를 이용한다. 기존의 PRF에 사용되는 해시함수는 일방향 해시함수로써 e-Seal에 사용되기는 부적합하며 강력한 해시함수가 요구된다. 해시 함수는 데이터 무결성 및 메시지 인증, 암호화 등에서 사용할 수 있는 함수로써 정보보호의 여러 메커니즘에서 이용되는 핵심요소기술이다. 따라서 본 논문에서는 e-seal 인증 프로토콜을 위한 다항식을 기반으로 하는 강력한 해시함수를 제안한다.

• 한국정보처리학회논문지
• /
• 제4권11호
• /
• pp.2914-2922
• /
• 1997

산업분야의 공장자동화와 자동 측정장비의 다중 프로세서 환경의 시스템 성능을 향상시키는 표준버스가 필요하다. VME 버스는 이러한 명세에 적합하지만, 소규모 패키지와 보드의 낮은 집적성 사양을 가지고 있다. 더욱이 보드와 반도체 집적성은 개발시간, 연구비용, 현장진단에 영향을 주는 중요한 문제로 대두되어 있다. 이러한 추세에 맞추어, 본 논문에서는 VME 버스와 제어기 모듈 사이의 주기능인 중재, 인터럽트, 인터페이스를 Revision C.1(IEEE std. P1014-1987)의 통합환경으로 구성하고, 설계된 VME 시스템 제어기를 Slot 1에 장착할 수 있도록 FPGA 상에 구현한다. 제어 및 기능 모듈의 동작은 VHDL의 mid-fixed 방식으로 코딩을 하고 검증하였다. 실험을 통하여 VME 시스템 제어기의 가장 중요한 동작인 버스 타이머의 버스 에러 신호가 $56{\mu}m$ 이내에 발생된 것과, 제어모듈과 기능모듈의 정확한 상호 동작도 확인하였다. 그러므로 구축된 VHDL 라이브러리는 VME 버스 기반시스템과 ASIC 설 계 에 응용할 수가 있다．

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
• /
• pp.105-105
• /
• 2006

IT 산업 및 반도체 산업이 발전함에 따라 초소형, 고집적화 시스템의 요구에 대응하기 위해서 고해상도 및 고정밀의 패턴 구현에 관한 많은 연구가 진행되고 있다. 이러한 연구는 각종 산업제품의 PCB(Printed Circuit Board) 및 디스플레이 장치인 PDP(Plasma Display Panel), LCD(Liquid Crystal Display) 등에 적용되어 널리 응용되고 있다. 현재 널리 사용되는 인쇄 회로 기판은 마스킹 후 선택적 에칭 방식을 적용하여 금속 배선을 형성하는 방식을 적용하고 있다. 이러한 방식은 설계가 변경될 경우 마스크를 다시 제작해야 하는 번거로움이 있어 설계 변경이 용이하지 않고 더욱 길어진 생산시간의 증가로 인하여 생산성 및 집적도가 떨어지게 된다. 따라서 최근에는 이러한 한계를 극복하기 위한 방안이 여러 가지 측면에서 시도되고 있으며, 그 중에서도 Inkjet Printing 기술에 대한 관심이 증가하고 있다. 본 연구에서는 Inkjet Printing 방식을 적용하여 금속 배선을 형성하고 선폭과 두께의 오차를 줄여 배선의 Tolerance 를 개선할 수 있는 방안을 제안하였다. Inkjet Printing 방식을 이용한 기존의 금속 배선 형성은 고해상도의 DPI(Dot Per Inch)에서 잉크 액적이 뭉치는 Bulge 현상이 발생되어 원하는 형상 및 배선의 폭을 구현하는데 어려움이 있었다. Bulge 현상은 배선의 불균일성을 야기할 뿐만 아니라 근접한 배선의 간섭에도 영향을 미처 금속 배선의 기능을 할 수 없는 단점을 발생시킨다. 따라서 본 연구에서는 이러한 Bulge 현상을 줄이고 배선간의 간섭을 방지하여 원하는 배선을 용이하게 형성할 수 있는 순차적 인쇄 방식을 적용하였다. 본 연구에서는 노즐직경 35um 의 Inkjet Head 와 나노 Ag 입자 잉크를 사용하여 Glass 표면 위에 배선을 형성하고 배선의 폭과 두께를 측정하였다. 또한 순차적 인쇄 방식을 적용하여 700DPI 이상의 고해상도에서 나타날 수 있는 Bulge 현상이 감소하였음을 관찰하였으며 금속 배선의 Tolerance를 10%내외로 유지할 수 있음을 확인하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2000년도 제18회 학술발표회 논문개요집
• /
• pp.81-81
• /
• 2000

본 연구는 고집적 반도체 소자의 제조 공정에 있어서 산화막을 형성하지 않고 굴곡진 표면을 균일하게 고농도로 도핑하기 위한 방안의 일환으로 기존의 PH3 대신 고체 P를 직접 이용한 2-zone 확산법으로 다결정 Si에 도핑하는 방법을 채택하고, 그 rksmdtjddmdf 검토하는데 목적이 있다. 도핑 시간에 따른 확산 경향을 살펴본 결과, 시간이 증가함에 따라 도핑이 증가하는 뚜렷한 경향을 나타내었으며, 온도가 증가할수록 시간에 따른 농도의 증가량이 커지는 것을 알 수 있었다. 따라서, 고온에 비해 저온에서 더 빨리 pile-up이 일어나며 표면 부근의 농도가 포화상태에 빨리도달하는 것을 알 수 있었다. 다결정 Si에서의 확산거동을 살펴본 결과, 결정립 크기가 적을수록 저항이 높게 나타났으며, 단결정 Si의 저항값보다 약 4~5배 가까이 높은 값을 나타내었다. 또한 동일한 온도에서 시간에 따라 표면 부근의 pile-up 현상이 증가하는 뚜렷한 경향을 보여 주었다. 온도가 감소할수록 pili-up 현상이 증가하는 경향을 나타내었으며, 입계를 통한 빠른 확산에 의해 단결정 Si에 비해 표면 pile-up의 포화가 늦게 일어나는 것을 알 수 있었다. 고체 P를 source로 사용한 경우와 PH3 (phosphine)을 source로 사용한 경우를 비교 분석한 결과, 75$0^{\circ}C$에서 PH3에 비해 고체 P를 사용한 경우의 표면농도가 약 50배 정도로 높게 도핑된 것을 알 수 있었다. 도핑된 P중에서 전기적으로 활성화되어 있는 성분을 알아본 결과, SIMS의 결과와 유사하게 고체 P의 경우가 약 50배 높은 값을 나타내었다. 실제 소자의 특성을 알아보기 위하여 커패시터를 제작하여 측정하여 본 결과, 추가의 도핑을 하지 않은 시편에 비해 고체 P를 도핑한 시편이 약 8%의 Cmin 값의 증가를 보였으며, PH3에 비해 약 3%의 증가된 값을 나타냈었다. 누설전류 특성은 2V에서 수 fA/$\mu\textrm{m}$2로 양호하게 나타났다. 실험 결과 고체 P를 이용한 경우 더 우수한 특성을 나타내었으나, 예상과는 달리 차이가 적게 나타났다. 그 원인은 소자 제조 공정에서 콘택 부분에 큰 저항 성분이 형성되어 생긴 문제로 생각된다. 또한 실험에 사용된 유전체의 두께가 두꺼워 HSG 사이의 갭 부분이 캐패시턴스 증가에 기여를 충분히 못한 것으로 사료된다. 따라서, 제조 공정 상의 문제점을 제거하고 고체 P를 사용할 경우 본 실험에 비해 보다 증진된 특성을 보여줄 것으로 기대된다. 이상의 결론을 토대로 볼 때, 2-zone 확산법을 이용한 P 도핑 방법은 저온에서 효과적으로 다결정 Si에 고농도의 도핑을 할 수 있다고 생각된다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2000년도 제18회 학술발표회 논문개요집
• /
• pp.153-153
• /
• 2000

Si 산화는 반도체 공정상 필요한 과정으로 산업적으로나 학문적으로 중요하고 많이 연구되었다. 이중에서 Si(1110-7x7표면에서 초기 흡착된 산소는 준안정적 상태로 존재하며 표면온도, 산소의 노출량 그리고 진공도에 따라 그 수명이 제한된다. 이러한 준안정적 상태의 산소의 화학적 성질은 여러 표면분석장비가 동원되어 연구되었으나 아직까지 논쟁이 되고 있다. 이 경우 산소가 어떤 상태로 존재하는가는 표면화학종을 검출함으로서 해결될 수 있다. 저에너지 Cs+ 이온 반응성 산란은 이러한 요구를 충족시킬수 있는 가장 적합한 실험 방법중의 하나이다. 저에너지 Cs+ 이온 산란의 특징 중의 하나는 입사된 Cs+ 이온이 표면에 흡착된 화학종과 충돌후 탈착되면서 반응을 하여 송이 이온을 형성한다는 것이다. 이 송이 이온을 관측함으로서 표면에 존재하는 화학종을 알아 낼 수 있다. 이에 산소가 흡착된 Si(111)-7x7 표면에서의 산소의 준안정적 상태가 저에너지 Cs+ 이온 산란 실험을 통하여 연구되었다. 실험은 0.2-2L(1Langmuir = 10-6 Torr x 1 sec) 산소 노출량과 -15$0^{\circ}C$ - $25^{\circ}C$의 표면온도 그리고 5eV - 20eV의 Cs+ 이온 충돌에너지에서 CsSiO+ 이온이 유일한 생산물로서 검출되었다. CsSiO+ 이온은 입사된 Cs+ 이온과 표면에 존재하는 SiO 분자가 충돌 후 반응하여 탈착된 것으로 생각된다. 이것은 낮은 산소 노출량 즉, 초기 산화 단계에서 SiO가 표면에 존재한다는 것을 의미한다. 즉, 산소 분자는 산화단계의 초기에 해리되어 표면에 흡착되고 선구물질인 SiO를 형성함을 제시한다. 최근의 이론적 계산인 density functional calculation에서도 산소분자가 Si(111)-7$\times$7 표면의 준안정적 산화상태의 선구물질일 가능성을 배제한다. 이는 본 저에너지 Cs+ 이온 반응성 산란실험을 뒷받침하는 계산 결과이다. 높은 Cs+ 이온 충돌에너지에서 CsSi+, Si+, SiO+, Si2+, Si2O+ 등이 추가로 검출되었다. 이는 CsSi 이온을 제외하고 수 keV의 충돌에너지를 사용하는 이차 이온 질량 분석법과 비슷한 결과이다.