• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.42 no.4 s.334
• /
• pp.19-28
• /
• 2005

In this paper, we proposed a parallel fast 2-D discrete wavelet transform hardware architecture based on lifting scheme. The proposed architecture improved the 2-D processing speed, and reduced internal memory buffer size. The previous lifting scheme based parallel 2-D wavelet transform architectures were consisted with row direction and column direction modules, which were pair of prediction and update filter module. In 2-D wavelet transform, column direction processing used the row direction results, which were not generated in column direction order but in row direction order, so most hardware architecture need internal buffer memory. The proposed architecture focused on the reducing of the internal memory buffer size and the total calculation time. Reducing the total calculation time, we proposed a 4-way data flow scheduling and memory based parallel hardware architecture. The 4-way data flow scheduling can increase the row direction parallel performance, and reduced the initial latency of starting of the row direction calculation. In this hardware architecture, the internal buffer memory didn't used to store the results of the row direction calculation, while it contained intermediate values of column direction calculation. This method is very effective in column direction processing, because the input data of column direction were not generated in column direction order The proposed architecture was implemented with VHDL and Altera Stratix device. The implementation results showed overall calculation time reduced from $N^2/2+\alpha$ to $N^2/4+\beta$, and internal buffer memory size reduced by around $50\%$ of previous works.

• Journal of KIISE:Computer Systems and Theory
• /
• v.28 no.6
• /
• pp.301-309
• /
• 2001

본 논문에서는 RSA 암호 시스템의 핵심 과정인 모듈로 멱승 연산에 대한 새로운 하드웨어 구조를 제시한다. 본 방식은 몽고메리 곱셈 알고리즘을 사용하였으며 기존의 방법들이 데이터 종속 그래프(DG : Dependence Graph)를 수직으로 매핑한 것과는 달리 여기서는 수평으로 매핑하여 1차원 선형 어레이구조를 구성하였다. 그 결과로 멱승시에 중간 결과값이 순차적으로 나와서 바로 다음 곱셈을 위한 입력으로 들어갈 수 있기 때문에 100%의 처리율(throughput)을 이룰 수 있고, 수직 매핑 방식에 비해 절반의 클럭 횟수로 연산을 해낼 수 있으며 컨트롤 또한 단순해지는 장점을 가진다. 각 PE(Processing Element)는 2개의 전가산기와 3개의 멀티플렉서로 이루어져 있고, 암호키의 비트수를 k비트라 할 때 k+3개의 PE만으로 파이프라인구조를 구현하였다. 1024비트 RSA데이터의 암호 똔느 복호를 완료하는데 2k$^2$+12k+19의 클럭 수가 소요되며 클럭 주파수 100Mhz에서 약 50kbps의 성능을 보인다. 또한, 제안된 하드웨어는 내부 계산 구조의 지역성(locality), 규칙성(regularity) 및 모듈성(modularity) 등으로 인해 실시간 고속 처리를 위한 VLSI 구현에 적합하다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2017.05a
• /
• pp.111-112
• /
• 2017

최근 중소 테마파크들은 방문객의 감소로 인한 운영의 어려움을 겪고 있다. 새로운 어트랙션의 도입 및 테마파크의 리뉴얼을 통해 방문객 증가를 유도하기에는 천문학적인 비용이 소요된다. 이런 비용 소모는 운영 업체의 입장에서 부담하기 쉽지 않은 구조로 새로운 방법으로 방문객의 재방문률을 높일 수 있는 방안이 필요하다. 대표적인 방안으로 최근 높은 관심으로 인해 관련 기술 및 연구가 활발히 진행되고 있는 VR 시스템의 어트랙션 적용이 있다. 많은 움직임이 없고 안정적인 속도로 운영되는 어트랙션에 VR의 콘텐츠를 적용하여 사용자의 탑승률을 높이고 이로 인해 재방문률 또한 증가 시킬 수 있을 것으로 사료되어 많은 접근이 시도되고 있다. 이 논문에서는 어트랙션의 탑승자에게 몰입감 높은 VR 콘텐츠 제공을 위해 탑승한 어트랙션의 움직임과 VR영상을 동기화 하는 매칭 모듈에 대해 제안한다. 제안하는 모듈은 가속도 센서의 움직임에 따라 1차 적분하여 속도를 산출하고 이를 2차 적분하여 거리를 산출한다. 기존의 가속도 센서를 통한 이동거리 판단에는 칼만 필터를 적용한 오차 보정, 다분화 사다리꼴 적분 등의 연산이 필요하지만 본 논문의 고정 어트랙션에서는 탑승체의 방향이 결정되어 있어 최소화된 연산으로 정확한 이동거리를 판단할 수 있을 것으로 사료된다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2004.05b
• /
• pp.552-556
• /
• 2004

This paper surveys the design of the adaptive information filtering agents to retrieve the useful information within a large scale database. As the information retrieval through the Internet is generalized, it is necessary to extract the useful information satisfied the user's request condition to reduce the seeking time. For the first, this module is designed by the Rough reduct to generate the reduced minimal knowledge database considered the users natural query language in a large scale knowledge database, and also it is executed the soft computing by the fuzzy composite processing to operate the uncertain value of the reduced schema domain.

• Proceedings of the Korean Institute of Intelligent Systems Conference
• /
• 2004.04a
• /
• pp.487-490
• /
• 2004

상황 인식(context-awrare)은 인간-컴퓨터 상호작용의 단점을 극복하기 위한 방법으로써 많은 주목을 받고 있다. 이 논문에서는 SoC(System-on-a-Chip)로 구현될 수 있는 상황 인식 시스템 구조를 제안한다. 제안한 구조는 센서 추상화, 컨텍스트 변경에 대한 통지 메커니즘, 모듈식 개발, if-then규칙을 이용한 쉬운 서비스 구성과 유연한 상황 인식 서비스 구현을 지원한다. 이 구조는 통신 모듈, 처리 모듈, 블랙보드를 포함하는 SoC 마이크로프로세서 부분과 규칙 기반 시스템 모듈을 구현한 하드웨어로 구성된다. 규칙 기반 시스템 하드웨어는 모든 규칙의 조건부에 대해 매칭 연산을 병렬로 수행하고, 규칙의 결론부는 마이크로프로세서에 내장된 행위 모듈을 호출함으로써 작업을 수행한다. 제안한 구조의 SoC 시스템은 SystemC SoC 개발 환경에서 설계되고, 성공적으로 테스트되었다. 제안한 SoC 기반의 상황 인식 시스템 구조는 주거 환경에서 컨텍스트를 인식하여 노인을 보조하는 지능형 이동 로봇 등에 적용될 수 있을 것으로 기대된다.

• Proceedings of the Korea Multimedia Society Conference
• /
• 2003.05b
• /
• pp.267-270
• /
• 2003

암호 시스템들은 복잡한 연산과정을 수행하므로 소프트웨어적으로 구현할 경우 수행속도가 저하되는 단점이 있다. 이를 고속으로 수행하기 위하여 암호 시스템을 하드웨어적으로 구현하는 연구가 활발히 수행되고 있는 것이 현재의 추세이다. 암호 시스템의 하드웨어 모듈을 개발하는 과정 중에는 설계한 모듈이 올바르게 동작하는 지의 여부를 검증하는 과정이 필수적으로 포함된다. 이를 위하여 시뮬레이션을 이용한 방법, 테스트 보드를 직접 구현하는 방법 등과 같은 검증 방법들이 주로 사용되고 있다. 암호 하드웨어 모듈은 기존의 방법만을 최대 1024, 2048 비트 정도의 많은 비트를 동시에 검증을 수행하므로 시각적으로 판별하기 곤란한 문제가 발생한다. 본 논문에서는 기존의 검증 방법을 보완하는 방법으로 PC 기반의 소프트웨어 통제하에서 암호 하드웨어 모듈을 효과적으로 검증할 수 있는 검증 방법을 제시하고자 한다.

• Journal of KIISE:Computer Systems and Theory
• /
• v.33 no.1_2
• /
• pp.62-68
• /
• 2006

The important arithmetic operations over finite fields include multiplication and exponentiation. An exponentiation operation can be implemented using a series of squaring and multiplication operations over GF($2^m$) using the binary method. Hence, it is important to develop a fast algorithm and efficient hardware for multiplication. This paper presents an efficient bit-serial systolic array for MSB-first multiplication in GF($2^m$) based on the polynomial representation. As compared to the related multipliers, the proposed systolic multiplier gains advantages in terms of input-pin and area-time complexity. Furthermore, it has regularity, modularity, and unidirectional data flow, and thus is well suited to VLSI implementation.

• Journal of KIISE:Computing Practices and Letters
• /
• v.13 no.1
• /
• pp.35-45
• /
• 2007

The log data collected from mobile devices contains diverse meaningful and practical personal information. However, this information is usually ignored because of its limitation of memory capacity, computation power and analysis. We propose a novel method that detects landmarks of meaningful information for users by analyzing the log data in distributed modules to overcome the problems of mobile environment. The proposed method adopts Bayesian probabilistic approach to enhance the inference accuracy under the uncertain environments. The new cooperative modularization technique divides Bayesian network into modules to compute efficiently with limited resources. Experiments with artificial data and real data indicate that the result with artificial data is amount to about 84% precision rate and about 76% recall rate, and that including partial matching with real data is about 89% hitting rate.

• Proceedings of the Korea Water Resources Association Conference
• /
• 2012.05a
• /
• pp.48-48
• /
• 2012

유역 내 고농도의 탁수문제는 수자원의 효용 가치 하락, 댐 기능의 저하 및 관광 자원으로써의 가치 하락으로 인한 경제적 손실을 발생시킨다. 또한 자원으로서의 토양손실을 야기시켜 토양 재조성을 위한 시간적, 비용적 문제를 발생시킨다. 하천의 탁수저감, 자원으로써의 토양 보전 관리를 위해서는 토양유실 저감 대책을 세우는 것이 필요하며, 이를 위해서는 정확한 토양유실량 및 유사량을 평가하여야 한다. 토양유실량 및 유사량을 평가하기 위해 Sediment Assessment Tool for Effective Erosion Control (SATEEC)이 널리 사용되어 오고 있으며, SATEEC System은 다양한 모듈 보완을 통하여 현재 SATEEC System ver. 2.2까지 개발되었다. SATEEC System ver. 2.2는 시공간변화를 고려한 일단위 R factor산정이 가능하며, 이 R factor산정 모듈은 단일강우를 고려할 수 있는 Williams, Foster, Cooley, CREAMS의 R factor산정 공식을 기반으로 하고 있다. 그리고 SATEEC System ver. 2.2에서는 같은 속성의 셀에 대해서는 함께 연산이 이루어지기 때문에, 유역의 크기나 셀크기에 상관없이 최대 연산시간은 비슷하다. 본 연구에서는 이렇게 개발된 SATEEC System ver. 2.2룰 이용하여 낙동강 수계에 위치한 임하댐유역의 유사량을 평가하였으며, 유사량 평가를 위한 유달률 산정을 위하여 유전자 알고니즘 기반의 SATEEC SDR모듈을 사용하였다. 유사량 평가 결과 보정기간동안 $R^2$ = 0.591, NSE = 0.573, 검정기간 동안 $R^2$ = 0.927, NSE = 0.911로 높은 적용성을 보이는 것으로 나타났다. 본 연구에서 사용된 SATEEC System ver. 2.2는 표토 보전 및 관리를 위한 예비 단계 평가 툴로 활용될 수 있을 것이라 판단된다.

• Journal of the Korea Society of Computer and Information
• /
• v.17 no.3
• /
• pp.1-10
• /
• 2012

A low-complexity Multiplication over GF(2m) and multiplier circuit has been proposed by using cyclic-shift coefficients and the irreducible trinomial. The proposed circuit has the parallel input/output architecture and shows the lower-complexity than others with the characteristics of the cyclic-shift coefficients and the irreducible trinomial modular computation. The proposed multiplier is composed of $2m^2$ 2-input AND gates and m (m+2) 2-input XOR gates without the memories and switches. And the minimum propagation delay is $T_A+(2+{\lceil}log_2m{\rceil})T_X$. The Proposed circuit architecture is well suited to VLSI implementation because it is simple, regular and modular.