• 한국통신학회논문지
• /
• 제34권7B호
• /
• pp.686-693
• /
• 2009

본 논문에서는 능동형 RFID 시스템에서 태그 수집 성능을 향상시키기 위해 빈 시간 슬롯을 활용하는 효율적인 태그 슬립 기법을 제안한다. 제안하는 태그 슬립 기법에서 리더는 프레임 슬롯 알로하 기반의 태그 수집 과정 동안 캐리어 신호의 감지를 통해 빈 시간 슬롯의 발생을 검출하고 낭비되는 빈 시간 슬롯을 수집된 태그들에게 슬립 명령어를 전송하는데 활용하여서 결과적으로 태그 수집에 소요되는 시간을 감소시킨다. 본 논문에서는 시뮬레이션 실험을 통해 제안하는 태그 슬립 기법을 적용한 태그 수집의 성능을 일반적인 태그 수집의 성능과 비교하여 평가하였다. 시뮬레이션 결과는 제안하는 태그 슬립 기법을 적용한 태그 수집 방식이 128개와 256개의 고정시간 슬롯을 가지는 프레엄 슬롯 알로하 및 동적 프레엄 슬롯 알로하 충돌방지 프로토콜들이 사용되었을 때, 각각 12.28%, 12.30%, 13.31%의 평균 태그 수집 시간을 감소시킴을 보였다.

• 한국컴퓨터정보학회논문지
• /
• 제17권12호
• /
• pp.121-129
• /
• 2012

본 논문에서는 IEEE 802.15.4에서 저속 데이터 전송률을 요구하는 응용을 운용하기 위한 WBAN 시스템 모델을 제안한다. 의료용 응용서비스는 상이한 데이터 전송률과 응급 메시지 전송을 요구하기 때문에 기존의 무선 센서 네트워크 기술을 참조할 수 없다. 이러한 기존 시스템의 문제점들을 해결하기 위하여 WBAN에 적합한 시스템 모델과 WBAN MAC 프로토콜에 관한 내용을 제안하였다. 첫째, 경쟁 구간에 우선순위 큐잉을 적용하여 MAC 명령어 프레임의 전송을 보장할 수 있는 시스템 모델을 제안하였다. 둘째, 제안한 시스템 모델을 사용하기 위해 MAC 프레임을 새롭게 정의하였다. 셋째, 경쟁구간에서 우선순위가 없는 데이터 프레임의 처리량 및 전송 성공 확률을 향상시킬 수 있는 데이터 전송률을 고려한 WBAN CSMA/CA 백오프 알고리즘을 제안하였다. 제안한 WBAN CSMA/CA 백오프 알고리즘은 BAN(Body Area Network) 및 WSN(Wireless Sensor Network)의 시뮬레이션이 가능한 OMNeT++의 Castalia를 이용하여 구현하였다. 시뮬레이션 결과 제안한 시스템 모델이 기존 방식과 비교하여 데이터 처리량이 개선되고, 충돌 확률이 감소함을 확인할 수 있었다.

• 한국정보통신학회논문지
• /
• 제10권2호
• /
• pp.321-327
• /
• 2006

이 논문은 완전설계와 반주문설계 ASIC(Application Specific Integrated Circuit)을 설계 할 때 트랜지스터 수준에서 ad-hoc 기술을 사용한 저전력 고속의 명령어들 설계에 대한 것이다. 제안된 설계는 상위 수준은 Verilog-HDL을 사용하여 검증을 하였고, 논리적 정확성을 화인하기 위하여 ModelSim을 사용하여 시뮬레이션 하였다. 그리고 레이어 수준은 $0.25{\mu}m$ 기술을 사용하는 LASI를 사용하여 시험하였고, Win-spice 시뮬레이션 환경에서 시간 특성을 분석하였다. 시험을 한 결과에 의하면 RISC와 CISC와 같은 범용 프로세서는 전력 소모를 최대 $35\%$까지 감소되었다. 그리고 전파 지연이 많이 감소되었고 CPU의 반입과 수행 사이클의 빈도수가 증가됨에 따라 연산의 전체 빈도수가 증가되었다.

• 한국통신학회논문지
• /
• 제34권12B호
• /
• pp.1459-1467
• /
• 2009

본 논문에서는 ISO/IEC 18000-7 표준에서 정의하는 태그 수집 알고리즘의 수정을 통해 능동형 RFID 시스템에서의 태그 수집 성능을 향상시키기 위한 새로운 방법을 제안한다. 제안하는 방법은 태그 수집 과정에서 태그의 응답 메시지 크기를 줄임으로써 시간 슬롯 크기를 줄이고 리더로부터의 명령어 메시지 전송 횟수를 감소시킨다. 이는 태그 수집 과정에서의 전체 메시지 전송량을 감소시킴으로써 태그 수집에 소요되는 시간과 태그의 배터리 소모를 감소시킨다. 본 논문에서는 시뮬레이션 실험을 통해 제안하는 방법을 적용한 태그 수집의 성능과 표준을 준수하는 일반적인 태그 수집의 성능을 비교하여 평가하였다. 시뮬레이션 결과는 제안하는 방법을 적용하였을 때 리더와 태그간의 메시지 전송량이 크게 감소함을 보였고, 리더가 태그에게 50바이트와 100바이트의 추가 데이터를 요청할 때 제안하는 방법이 각각 평균 19.99%와 16.03%의 태그 수집 시간 감소를 보였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2003년도 가을 학술발표논문집 Vol.30 No.2 (1)
• /
• pp.202-204
• /
• 2003

EISC ISA를 기반으로 한 64 비트 고성능 내장형 마이크로프로세서 AE64000의 효과적인 성능 향상을 위해서 비용 대비 성능 향상이 우수한 분기 예측 기법을 도입하여 AE64000 파이프라인에 적합한 분기 예측기를 추가로 설계하고 SPEClnt 벤치마크 및 타 내장형 벤치마크의 성능 분석 시뮬레이션을 통해 최적의 분기 예측기의 구조를 결정하였다. AE64000에서 LERI 명령 처리를 위해 AE64000 파이프라인에 추가된 독특한 IFU에 의하여 복잡성을 갖지만, IF 단계의 PC 대신에 IFU 단계의 PrePC를 이용하여 분기 명령을 명령어 prefetch 단계에서 예측함으로써, 올바른 분기 예측시 분기로 인한 손실을 제거할 수 있다. 결과적으로 최종 선정된 최적의 분기 예측기는 Verilog로 구현하여 AE64000 프로세서 코어 모델과 통합 합성하였고 아울러 추가되는 면적과 최종 목표 클럭에 동작하기 위한 타이밍 분석을 통해 최종 생산에 적합하도록 설계된 분기 예측기의 기능 및 타이밍 검증을 수행하였다. 최종 구현된 분기 예측기는 프로세서 칩 전체의 1% 미만의 비용으로 최고 12%의 성능 향상을 달성하여 성능 대비 면적의 효율성에서 높은 결과를 보였다.

• 한국정보처리학회논문지
• /
• 제5권10호
• /
• pp.2676-2685
• /
• 1998

본 논문에서는 파이프라인 프로세서의 분기 명령어 처리 성능 향상을 목적으로, BTB의 미스율을 줄이고 분기 예측의 정확도를 개선하기 위해 victim cache를 활용한 2-단계 BTB 구조를 제안한다. 2-단계 BTB는 기존의 BTB에 작은 크기의 victim BTB를 추가한 구조로, 적은 비용으로 BTB 미스율을 개선하고, 동적 예측(dynamic prediction)과 정적 예측 (static prediction)이 함께 사용되는 기존의 통합 분기 예측(Hybrid Branch Prediction) 구조의 예측 정확도를 높이도록 운영된다. 본 논문에서 제안된 2-단계 BTB에 의한 성능 개선을 4개 벤치마크 프로그램에 대한 trace-driven 시뮬레이션을 통해 검증한 결과, 기존의 BTB에 비해 2.5∼8.5%의 비용 증가로 BTB 미스율이 26.5% 개선되고, 기존의 gshare에 비해 64%의 비용 증가로 예측 정확도는 26.75% 개선되었다.

• 한국정보처리학회논문지
• /
• 제5권6호
• /
• pp.1652-1659
• /
• 1998

본 논문에서는 오퍼랜드 참조 지연과 자료 캐쉬에 대한 대역폭 요구를 줄이기 위하여, 명령어 페치 단계에서 오퍼랜드의 값과 주소 변환 정보를 예측하고 초기에 예측의 정확성을 검증하여 예측 실패에 의한 성능 손실을 최소화할 수 있는 오퍼랜드 차조 예측 캐쉬(ORPC) 구조를 제안하였다. 제안된 ORPC의 세 가지 운영 구조 (ORPC1, ORPC2, ORPC3)에 의한 예측의 정확도와 성능 개선은 6개의 벤치마크 프로그램의 trace-driven 시뮬레이션을 통해 분석되었다. 512항목의 ORPC2, ORPC3은 평균적으로 오퍼랜드 적재 참조의 45.3%에 대해 정확한 오퍼랜드를 예측하여 오퍼랜드 적재 시간 및 자료캐쉬의 대역폭 요구를 감소시키며, 또한 ORPC3은 전체 오퍼랜드 참조에 대해 98.1%의 주소 변환 정보를 제공하여 자료 TLB의 기능을 대신한다.

• 컴퓨터교육학회논문지
• /
• 제18권1호
• /
• pp.35-43
• /
• 2015

텐지블 프로그래밍 도구는 그래픽 인터페이스 기반의 프로그래밍 방식과는 달리 컴퓨터를 사용하지 않고 손으로 조작하여 프로그래밍 할 수 있는 도구이다. 어린학생을 대상으로 알고리즘을 설계하고 시뮬레이션 하는 경험을 제공하여 논리적 사고 능력을 향상시킬 수 있다. 본 연구에서는 기존에 개발된 텐지블 프로그래밍 도구를 분석하여 도출된 문제점을 수정 보완하기 위해 다수의 명령어를 하나의 블록에 맵핑, 즉시적인 결과 확인, 다양한 수준의 알고리즘 표현이 가능하도록 설계 후 B-Bricks를 개발하였다. 개발한 B-Bricks를 초등학교 4-6학년 29명을 대상으로 적용한 결과, 문항의 난이도가 상승할수록 정답률이 감소하고 문제풀이시간이 증가하는 것으로 분석되었다.

• 전자공학회논문지C
• /
• 제35C권12호
• /
• pp.31-39
• /
• 1998

본 논문은 휴대 멀티미디어 응용을 위한 고정 소수점 DSP(Multimedia Fixed-point DSP : MDSP) 칩 설계 및 구현에 관해 기술한다. MDSP는 멀티미디어 처리에 효율적인 명령어 집합을 가지며 SIMD, 벡터프로세싱의 병렬처리 기술과 DSP 기술의 장점을 접목하여 설계되었다. MDSP는 한 개의 데이터 경로가 목적에 따라 여러 개로 분할될 때 8, 16, 32, 40 비트 등의 다양한 데이터 형태의 처리가 가능하며, 멀티미디어 응용영역에서 핵심적인 역할을 하는 MAC 연산을 한 사이클에 2개를 수행하여 성능을 향상시킨다. 새롭게 제안된 스위칭 네트워크와 Packing 네트워크는 MPEG 디코딩, 인코딩, 콘볼루션 등의 알고리즘 처리시 연산과 데이터 변환을 중첩시켜 성능을 향상시킨다. Verilog HDL 모델을 구현하였고 0.6 ㎛ SOG 라이브러리(KG75000)를 이용하여 논리합성 및 시뮬레이션 하였다. 전체 게이트 수는 68,831개이며 MDSP는 30MHz에 동작한다.

• 대한전자공학회논문지SD
• /
• 제41권8호
• /
• pp.85-92
• /
• 2004

본 논문에서는 IEEE 1149.1 표준인 JTAG 기반 테스트 성능향상을 위한 Preceding instruction decoding module(PIDM)을 제안하였다. PIDM은 test access port(TAP) 명령어 디코딩과정을 TAP 제어회로(TAP-controller) 이전에 수행하여 클럭회수를 최소화하였으며 테스트 타겟 안에서 test mode select(TMS) 같은 신호를 생성할 수 있게끔 설계되었다. CORDIC 프로세서의 테스트 시뮬레이션 결과 PIDM은 non-PIDM에 비해 15% 정도의 성능향상을 나타내었으며 TAP 제어회로의 게이트 수는 기존에 비해 48% 이상 감소하였다.