• Journal of IKEEE
• /
• v.27 no.4
• /
• pp.368-378
• /
• 2023

Automotive headlamp with LED matrix exploits low-cost low-speed serial buses such as I2C and SPI for digital LED control. When headlamp resolution increases, LED control data significantly increases to exceed capacity of control bus. This paper proposes HLCP (Headlamp LED Control Protocol), a novel LED maxtrix headlamp protocol. The proposed protocol exploits dedicated instructions to control many LEDs simultaneously, so it can control much more LEDs than conventional control buses although it is basically based on I2C bus. It is designed and verified in Verilog HDL. Simulation results show that HLCP can control LED matrix headlamp more efficiently than I2C and SPI.

• Proceedings of the Korean Information Science Society Conference
• /
• 1998.10a
• /
• pp.700-702
• /
• 1998

자바(Java)의 수행 성능을 향상시키기 위한 방법으로 자바 프로세서가 제안되었다. 그러나 현재의 자바 프로세서는 자바 가상 머신(Java Virtual Macjine)의 구조만을 고려한 것이다. 본 논문에서는 기존 자바 프로세서의 성능을 향상시키는 자바 프로그래밍에서 사용되는 다중스레드를 직접 지원하는 새로운 자바 프로세서인 동시 다중스레드 자바 칩(Simultaneous Multithreaded Java Chip SMTJC)을 제안한다. SMTJC은 두 개의 독립적인 스레드를 동시에 수행함으로써, 자바 프로그램에서의 명령어 수준 병렬성(Instruction level parallelism)을 향상시킨다. 다중스레드 수행을 위해 새로운 스택 캐쉬의 구조 및 운영 방법을 사용한다. JavaSim을 통한 시뮬레이션은 SMTJC 이 기존 자바 프로세서에 비해 이중 스택 캐쉬와 추가적 처리 유닛들로 인해 1.28~2.00의 전체적 수행 성능이 향상됨을 보여준다. 본 연구는 하드웨어와 소프트웨어의 상호 보안적인 기술적 경향을 배경으로 자바의 언어적 특성을 고려한 프로세서를 설계, 지원함으로써 자바 프로세서의 성능 향상을 도모하고 있다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
• /
• 2005.11a
• /
• pp.157-160
• /
• 2005

유비쿼터스 환경에서 다양한 서비스를 사용자에게 제공하기 위해 지능형 에이전트는 먼저 사용자의 의도를 정확히 파악해야 한다. 명령어 기반의 기존 사용자 인터페이스와는 달리, 대화는 인간과 에이전트 사이의 유연하고 풍부한 의사소통에 유용하지만, 사용자의 배경지식이나 대화의 문맥에 따라 그 표현이 매우 다양하기 때문에 본 논문에서는 '상호주도형' 의사소통을 위한 계층적 베이지안 네트워크를 이용하여 사용자와 에이전트 사이에 발생하는 대화의 모호성을 해결한다. 서비스 추론 시 정보가 부족할 경우에는 계층적 베이지안 네트워크를 이용하여 추가로 필요한 정보를 분석하고 사용자로부터 수집한다. 제안하는 방법을 유비쿼터스 가정환경에 적용하고 시뮬레이션 환경을 구축하여 그 유용성을 확인하였다.

• Proceedings of the Korean Society of Precision Engineering Conference
• /
• 1993.10a
• /
• pp.588-592
• /
• 1993

본 연구에서는 로봇의 교시, 궤적계획, 충돌, 로봇동작, 제어알고리즘 등의 평가에 유용하게 사용할 수 있는 다기능 오프라인 프로그래밍 시스템인 POLPS(Pusan_national_university's Off-Line Programming System) 를 개발하였다. POLPS은 4축 스카라형 FARA 로봇을 대상으로 개발되었고, 편리한 방법으로 교시작업을 수행할 수 있으며, 교시 내용에 따라 궤적계획을 수행한 후 로봇을 동작시켜 충돌을 회피하는 동적 시뮬레이션을 수행할 수 있다. 제안된 여러 제어알고리즘 중에서 주어진 작업에 적합한 제어알고리즘을 효율적으로 선정하기 위한 성능의 비교와 평가 기능을 갖추고 있는 것이 주요한 특징이다. 또한 시각위치변경, 온선. 온면제거 및 음영처리, 고속 애니메이션, 환경구성, 인터프리터 명령어 등의 다양한 기능으로 편리하게 사용할 수 있다.

• Annual Conference of KIPS
• /
• 2005.05a
• /
• pp.1679-1682
• /
• 2005

최근 SoC를 포함하는 대부분의 임베디드시스템에서는 RTOS가 선택이 아닌 필수적인 구성요소가 됨에 따라 SoC 개발의 초기단계에서부터 RTOS를 도입하는 것이 바람직하다. 하지만, 기존의 범용 RTOS가 제공하는 기능은 대부분 응용 소프트웨어의 개발과 수행을 위한 것으로 SoC 개발 및 검증에는 적합하지 않은 문제점을 가지고 있다. 본 연구에서는 SoC 개발을 위해 운영체제가 만족시켜야할 요구사항을 제시하고, 소프트웨어의 재사용성과 SoC의 검증을 함께 지원하는 VPOS(Verification-Purpose OS)를 개발하였다. VPOS는 초경량의 단순한 계층적 구조(layered structure)를 가지는 RTOS로서 소프트웨어 재사용을 위해 POSIX 표준 API, 유닉스 호환 디바이스 드라이버 인터페이스, HAL 등을 제공한다. 또한 SoC 설계의 검증을 위해 RT 수준의 통합시뮬레이션에 적합한 커널 구조 및 최적화된 코드, 하드웨어 테스트를 위한 쉘 명령어, 응용 소프트웨어의 디버깅을 위한 KREM(kernel resource and event monitoring) 등의 특징을 함께 제공한다.

• Annual Conference of KIPS
• /
• 2005.05a
• /
• pp.1473-1476
• /
• 2005

데이터 주소의 계수를 위한 하드웨어 설계가 없는 본 노이만(von Neumann) 개념(SISD)의 컴퓨터에서 데이터의 주소지정은 소프트웨어적으로 수행된다. 그러므로 벡터 데이터 요소들의 주소지정은 인덱싱 기법에 의해 그 요소 수만큼 해당 변수들을 만들어서 사용해야 한다. 이것은 데이터 계수기 없이 명령어 계수기, 즉 PC(program counter)만 하드웨어로 설계되기 때문이다. 본 연구에서는 중앙처리장치 외부에 외형적 구조와 크기를 갖는 단위 벡터의 요소를 액세스하는 하드웨어 유닛의 설계를 제안한다. 제안한 방법은 시뮬레이션을 통하여 성능 검증을 하였으며, 실험 결과 동일한 프로세싱 유닛을 가지는 벡터 머신 아키텍쳐보다 12 - 30 % 정도 우수한 성능을 내는 것을 확인하였다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2006.06a
• /
• pp.316-318
• /
• 2006

루프버퍼는 루프의 부하를 줄이기 위해 일반적으로 사용되고 있는 구조이다. 본 논문은 EISC 내장형 프로세서의 에너지 소모를 줄이기 위하여 변형된 루프버퍼를 제안한다. 제안하는 루프버퍼는 EISC 프로세서가 갖는 특수 명령어의 수행 횟수를 감소시켜, 주요 에너지 소모원인 메모리 접근을 추가로 감소시킨다. 시뮬레이션 결과, 제안하는 루프버퍼는 설계한 프로세서의 수행시간을 $5%{\sim}13.6%$ 감소시키며, 메모리 접근횟수를 $14.9{\sim}37.8%$ 감소시키는 것을 관찰하였다. 변형된 루프버퍼는 $0.18{\mu}m$, 1.8V 공정 표준 셀 라이브러리를 사용하여 악 2792 개의 등가 게이트에 해당하는 면적에서 구현할 수 있다.

• Proceedings of the Korea Institute of Convergence Signal Processing
• /
• 2000.12a
• /
• pp.241-244
• /
• 2000

In this paper we designed a simple 8-bit processor using HDL. The simple 13-bit processor has 19 instructions with three different addressing modes. The processor includes registers - IR, PC, SP, Y, MA, MD, AC, IN, OUT - and 256Kbyte memory. We examined the operation of the processor through simulation and then synthesized it on FPGA.

• Proceedings of the Korean Information Science Society Conference
• /
• 2002.10c
• /
• pp.385-387
• /
• 2002

이 논문에서 우리는 각 기능 블록의 성능 분석 방법을 제안하고 어떻게 하드웨어와 소프트웨어의 합성을 위한 기능 블록의 성능을 기록한 데이터베이스를 구축하는지를 설명하겠다. 기능 블록의 성능을 예측하는 것은 초기 설계 단계에서 주어진 제약을 만족시키기 위해 어떤 기능 블록이 개선되어야 할지 결정하는 기준을 제시하기 때문에 내장형 시스템의 합성에 있어서 중요하다. 예측하는 도구로 측정에 시간이 많이 걸리지만 정확한 명령어 수준 시뮬레이터(ISS : instruction set simulator)를 사용하였다. 데이터베이스를 구축하는데 있어선 각 기능 블록을 요소(factor)라 부르는 다른 상태를 두어서 차별화 하였다. 제안한 예측 방법은 개발중인 통합설계 환경에 구현되었으며 H.263 인코더에 적용하여 0.03% 이내의 오차를 얻었다.

• Journal of the Institute of Electronics Engineers of Korea SD
• /
• v.45 no.9
• /
• pp.41-49
• /
• 2008

This paper presents a design of the control block of a passive UHF RFID tag IC according to EPCglobal Class-1 Generation-2 UHF RFID 1.1.0 Protocol. The control block includes a PIE block, CRC5/CRC16, a Slot Counter, a Random Number Generator, a Main Control Block, a Encoder and a Memory Interface. The control block has been designed using the Verilog HDL and has been simulated. Functional simulation results for the overall control block operation show that 11 instructions with 7 states are operated correctly. Also, the control block has been implemented with 36,230 gates by Synopsys Design Compiler and Apollo using Magnachip 0.25$\mu$m technology.