• The Journal of Korean Association of Computer Education
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• v.18 no.3
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• pp.49-57
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• 2015

The purpose of this study is to provide considerations through investigation and analysis about non-computer major learners' difficulties in computational thinking education. In recent, the importance of human resources development in convergence based on computational thinking is increasing internationally and a Korean university is selecting CT as a mandatory subject. I taught CT with Scratch at C university in Seoul for two semesters in 2014 and investigated and analyzed what difficulties non-Computer majors felt in the process of CT education. The result showed they felt the following some difficulties in order: the concept of variable and list; to think a idea and implement it; which commands should be selected. The pleasure and the interest can be apply to decrease difficulty, because they affect self-programming ability and self-CT capability each other statistically. Although Scratch is an easy and an intuitive programming language, it is needed to consider to provide appropriate learning time to student for using and applying commands.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.9
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• pp.50-56
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• 2008

In this paper, we propose a partial access mechanism for low cost multimedia processors. Due to the cost increase of adding the SIMD register files and the execution blocks, we experience difficulties applying the SIMD instructions to low cost multimedia embedded processors. The proposed mechanism has the advantages of decreasing the cost burden of the additional hardware and enhancing total performance of the SIMD operation. We designed the ASIP in which the mechanism is applied and compared the latency of the SIMD operation regarding the use of instruction sets in the DSP benchmark. Then, we analyzed the total performance enhancement and the reduction in area burden by synthesizing the ASIP using 0.25um TSMC CMOS technology. As a result, there are approximately a 38% of performance increase and a 13.4% of area increase according to the proposed mechanism simulation.

• Journal of KIISE:Computer Systems and Theory
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• v.30 no.12
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• pp.724-735
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• 2003

In recent high-performance superscalar processors, the result value of an instruction is predicted to improve instruction-level parallelism by breaking data dependencies. Using those predicted values, instructions are speculatively executed and substantial performance can be gained. It, however, requires additional power consumption due to the frequent access and update of the value prediction table. In this paper, first, the trade-off between the performance improvement and the increased power consumption for value prediction is measured and analyzed. And, in order to reduce additional power consumption without performance loss, the technique of controlling speculative execution with confidence counter and predicting useful instructions is developed. Also, in order to prove the validity, a tool is developed that can simulate processor behavior at cycle-level and measure total energy consumption and power consumption per cycle.

• Journal of KIISE:Computer Systems and Theory
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• v.27 no.4
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• pp.401-407
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• 2000

Modern microprocessors exploit instruction-level parallel processing to increase the performance. Especially VLIW processors supported by the parallelizing compiler are used more and more in specific applications such as high-end DSP and graphic processing. Bus-based VLIW architecture was proposed for these specific applications and it was designed to reduce the overhead of forwarding unit and the instruction width. In this paper, a optimizing scheduling compiler developed for the proposed bus-based VLIW processor is introduced. First, the method to model interconnections between buses and resource usage patterns is described. Then, on the basis of the modeling, machine-dependent optimization techniques such as bus-to-register promotion, copy coalescing and operand substitution were implemented. Optimization techniques for general-purpose VLIW microprocessors such as selective scheduling and enhanced pipelining scheduling(EPS) were also implemented. The experiment result shows about 20% performance gain for multimedia application benchmarks.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.15 no.1
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• pp.29-42
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• 1990

In this paper, We use the APL as IDL when simulation a 16-bit SIP. It was possible for IDL to represent and describe a structure of a H/W which other HDL have not. Because We partitioned whole system to various modules when desingning processor, We adpoted a direct decoding method. A designed each modules are executed according to 12-bit control word was inputed through experimental framework, Which were composed to symbolized instructions. In here, By setting instruction codes of the SIP using binary code, We composed instruction format and assembler instruction, and verified the SIP behaviour that try to implement by entering a presented instruction set through experimental framework. In a presented SIP, Because inputing program are a symbolized language, Designer and user will easily understand behaviour of system. Especially, Because we can immediatly specify a unit function within SIP, We will use variously and easily the library cell.

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.46 no.5
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• pp.1-13
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• 2009

Filter cache has been introduced as one solution of reducing cache power consumption. More than 50% of the power reduction results from the filter cache, whereas more than 20% of the performance is compromised. To minimize the performance degradation of the filter cache, the predictive filter cache has been proposed. In this paper, we review the previous filter cache predictors and analyze the problems of the solutions. As a result, we found main problems that cause prediction misses in previous filter cache schemes and, to resolve the problems, this paper proposes a new prediction policy. In our scheme, some reference bit entries, called MSBs, are inserted into filter cache and BTB, to adaptively control the filter cache access. In simulation parts, we use a modified SimpleScalar simulator with MiBench benchmark programs to verify the proposed filter cache. The simulation result shows in average 5% performance improvement, compared to previous ones.

• Computational Structural Engineering
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• v.3 no.3
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• pp.62-65
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• 1990

RISC System/6000은 유닉스 시스템인 AIX를 오퍼레이팅 시스템으로 채택하였고, 기존의 RISC기술에 혁신적인 진보를 이룩하여 가격 대 성능비를 크게 높임과 동시에 시스템의 기능을 극도로 최적화 시킨 새로운 차원의 아이비엠의 고성능 시스템패밀리이다. 이 시스템은 새로운 RISC 시스템 구조인 POWER(Performance Optimization With Enhanced RISC) 개념과 제2세대 수퍼스칼라 기법 및 마이크로 채널 아키텍쳐로 설계되어 있다. 특히 하나의 사이클에서 4개 이상의 명령어를 병렬처리 하도록 설계된 수퍼스칼라 기능을 통하여 복잡한 그래픽 또는 이미지 처리 및 고도의 수치해석 기능이 뛰어나다. RISC시스템/6000은 과학기술계산업무나 멀티사용자의 일반 비즈니스용으로도 모두 뛰어난 범용 컴퓨터로 그래픽 프로세서의 선택과 함께 CAD/CAM이나 그래픽/애니메이션전용 시스템을 구성할 수 있으며, 최고 512 사용자에 이르는 멀티 사용자 시스템을 구성하여 사용할 수 있다. 이전의 유닉스 시스템에 있어서 큰 약점이었던 사용자 인터페이스와 멀티 사용자 및 테스킹이 크게 강화 되었으며, 기존의 IBM 시스템 및 타 기종과도 네트워크 구성이 용이하고 수백여종의 과학기술 적용업무를 이용할 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04b
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• pp.703-705
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• 2002

최근 컴퓨터 해킹이 커다란 사회적 문제로 대두되고 있다. 물론 시스템 보호를 위한 많은 상용 제품들이 존재하지만, 침입피해 상황에서는 대부분의 경우, 시스템 관리자의 현장 경험에 의존하는 실정이다. 따라서 시스템 관리자는 기존의 침입에 관한 해결방법 뿐만 아니라, 새로운 위협들에 대한 대처방안을 항상 준비 하여야 한다. 이러한 침입상황을 시스템 관리자들에게 교육하기 위하여, 본 논문에서는 모의 훈련환경을 설계하고 구현하였다. 본 시스템의 특징은 우선, 지식베이스로부터 동적으로 생성되는 학습 주제들로 이루어진 교과 과정을 학습자에게 제시한다. 학습자에 의해 선택된 학습 주제는 학습목표로 간주되고, 이 주제는 교수 계획에 의해 다수의 임무(mission)들을 생성한다. 학습자는 각 임무에서 주어진 상황을 가상의 UNIX명령어들을 직접 사용하여 모의 실험해 봄으로써 임무 완수에 필요한 지식을 숙지할 수 있게 된다. 시스템은 임무 완수에 요구되는 해 경로(solution paths)를 유지함으로써, 학습자의 문제 해결 과정을 감독할 수 있고, 도움을 요구하거나 실수를 할 때 적절한 힌트를 제공한다. 시스템은 웹 기반의 클라이언트/서버 구조로 설계되어, 학습자는 브라우저만으로도 학습이 가능하고, 자바 애플릿으로 이루어진 가상 운영체제 하에서 직접 침입대처 상황을 학습 할 수 있다.

• Proceedings of the Acoustical Society of Korea Conference
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• 1998.06e
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• pp.335-338
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• 1998

본 논문에서는 음성인식 알고리즘인 HMM을 사용하여 Windows 환경에서 온라인으로 사용할 수 있는 음성인식 게임“Voice Illust Magic”개발에 관하여 소개한다. 사용자와 컴퓨터가 상호작용(Interaction)할 수 있는 매체를 마우스와 키보드뿐만 아니라 게임에 필요한 명령어를 음성인식으로 실행함으로써 정보전달이 매우 효과적으로 이루어져 사용자가 접근하기 쉽고 편리하게 되었으며 의사전달 효율을 높일 수 있었다. 음성인식 과정을 온라인으로 마이크를 통해 들어온 음성을 자동으로 끝점을 검출한 후, Mel-Cepstrum을 추출하여 Word 단위의 reference HMM과 비교하여 최적의 model이 선택되면, 윈도우즈에게 메시지를 보내어 마우스나 키보드가 동작하는 것과 마찬가지로 실행되도록 하였다. 또한, 입력 음성을 모든 reference pattern과 비교하는 것이 아니라 그 상황에 적용될 수 있는 표준 패턴을 한정함으로써 탐색시간을 줄일 수 있었으며 높은 인식률을 나타내었다.

• Proceedings of the Korea Information Processing Society Conference
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• 2005.05a
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• pp.1679-1682
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• 2005

최근 SoC를 포함하는 대부분의 임베디드시스템에서는 RTOS가 선택이 아닌 필수적인 구성요소가 됨에 따라 SoC 개발의 초기단계에서부터 RTOS를 도입하는 것이 바람직하다. 하지만, 기존의 범용 RTOS가 제공하는 기능은 대부분 응용 소프트웨어의 개발과 수행을 위한 것으로 SoC 개발 및 검증에는 적합하지 않은 문제점을 가지고 있다. 본 연구에서는 SoC 개발을 위해 운영체제가 만족시켜야할 요구사항을 제시하고, 소프트웨어의 재사용성과 SoC의 검증을 함께 지원하는 VPOS(Verification-Purpose OS)를 개발하였다. VPOS는 초경량의 단순한 계층적 구조(layered structure)를 가지는 RTOS로서 소프트웨어 재사용을 위해 POSIX 표준 API, 유닉스 호환 디바이스 드라이버 인터페이스, HAL 등을 제공한다. 또한 SoC 설계의 검증을 위해 RT 수준의 통합시뮬레이션에 적합한 커널 구조 및 최적화된 코드, 하드웨어 테스트를 위한 쉘 명령어, 응용 소프트웨어의 디버깅을 위한 KREM(kernel resource and event monitoring) 등의 특징을 함께 제공한다.