• Proceedings of the Korea Information Processing Society Conference
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• 2012.11a
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• pp.1271-1272
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• 2012

최근 스마트 TV는 멀티코어, 3D가속, 고속 네트워크 및 다양한 인터페이스 지원 등으로 인하여 성능이 향상되었다. 향후 스마트 TV는 씬-클라이언트인 이기종 단말기에게 홈 클라우드 서비스를 제공할 것으로 기대되고 있다. 홈 클라우드로서의 스마트 TV는 단말기 간의 보안과 다양한 서비스를 제공하기 위해 가상화가 기술이 필요하다. 그러나 가상화 환경에서의 스마트 TV는 다중의 가상 머신이 실행될 경우 메모리 부족으로 인해 스왑-아웃 문제를 유발한다. 본 논문에서는 스마트 TV의 메모리 사용 분석 및 ballooning을 통한 효율적인 호스트 메모리 관리의 필요성을 제시한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2013.11a
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• pp.44-45
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• 2013

전 세계의 스마트폰 보급률이 증가와 함께 새로운 형태의 스마트 워치, 구글 글래스 등의 모바일 장비들이 등장하고 있다. 이는 제한된 자원을 사용하는 스마트폰 환경에서 효율적으로 CPU, 메모리, 저장 장치들을 효과적으로 사용하기 위한 연구를 필요로 한다. 이에 본 논문에서는 안드로이드 환경에서 부족 메모리의 공간 확보를 위해 동일한 내용의 페이지 캐시를 찾고, 중복 제거하는 기법을 제안한다. 이는 부족한 메모리 공간 확보와 캐시를 지속하여 I/O 연산의 빈도를 줄여 스마트폰 성능 향상을 가져올 것으로 기대된다.

• Proceedings of the Korea Information Processing Society Conference
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• 2010.11a
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• pp.1134-1137
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• 2010

공인인증서를 사용하는 스마트폰 응용에서는 공인인증서를 스마트폰의 내부 메모리에 내장하거나 SD 메모리에 저장하여 스마트폰에 설치된 응용 프로그램이 이를 접근하는 방법을 사용한다. 그러나 공인인증서를 스마트폰의 메모리에 저장하여 사용하는 경우, 공인인증서의 암호만 알면 타인의 공인인증서를 임의의 스마트폰에 설치하여 사용할 수 있다는 문제점을 안고 있다. 이와 같은 문제점을 해결하고 메모리에 저장되는 공인인증서의 보안성을 높이기 위하여 본 논문에서는 스마트폰의 IMEI와 USIM의 IMSI를 키로 사용하여 스마트폰과 사용자를 식별함으로써 특정한 개인의 스마트폰에서만 해당 개인의 공인인증서를 사용할 수 있도록 하는 방법을 제안하고, 그 효율성을 분석하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2022.11a
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• pp.162-164
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• 2022

본 논문에서는 차량 ECU(Electronic Control Unit)에서 제한된 메모리 공간의 효율적인 사용과 추가적인 프로세싱 시간(메모리 할당과 해제)을 감소시키는 방안을 제안한다. 메모리 할당을 하고 사용이 된 이후 바로 해제하는 기존의 방식 대신, 버퍼에 넣어두고 이후에 메모리 할당하는 상황이 생기면 버퍼에 넣어둔 할당된 공간을 재사용하는 방법을 사용하여 네트워크 전환 과정에서의 데이터 처리시간 차이를 비교 및 분석하고자 한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2008.11a
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• pp.864-867
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• 2008

본 논문에서는 플래시 메모리를 효율적으로 관리하기 위하여 페이지 수준 주소 변환과 블록 수준 주소 변환을 선택적으로 적용하는 기법을 제시한다. 페이지 수준 변환을 사용하는 기존 FTL은 대용량의 주소 관리 정보를 플래시 메모리에 저장하여 성능과 사용측면에서 여러 문제점이 있다. 제안된 기법은 일부의 블록만 페이지 수준 주소 변환을 사용하고 나머지 블록은 블록 수준 주소변환을 이용하여 주소 관리 정보에 필요한 메모리 공간을 기존의 20% 수준으로 줄인 동시에 성능을 약 28%향상시켰다.

• Proceedings of the Korea Information Processing Society Conference
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• 2008.11a
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• pp.828-831
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• 2008

플래시 메모리(Flash Memory) 기술이 빠르게 발전하면서, 플래시 메모리 기반의 저장 장치가 개인용 컴퓨터나 엔터프라이즈 서버 시스템과 같은 시스템에 2차적인 저장 장치로써 사용가능해지고 있다. FTL(Flash Translation Layer)의 기본적인 기능은 플래시 메모리의 논리 주소를 물리 주소로 바꾸는 것임에도 불구하고, FTL의 효율적인 알고리즘은 성능과 수명에 상당한 효과를 가지고 있다. 이 논문에서는 MP3 플레이어와 디지털 카메라, SSDs(Solid-State Disk)와 같은 낸드 플래시 메모리(NAND Flash Memory) 기반의 어플리케이션을 위한 N : N+K 매핑을 사용하는 새로운 FTL 설계를 제안한다. 성능에 영향을 미치는 매개변수들을 분류하여, 다양한 워크로드 분석을 기반으로 FTL을 조사했다. 우리가 제안하는 FTL을 가지고, 낸드 플래시 어플리케이션 가동에 따라 어떤 매개변수가 최대 성능을 낼 수 있는지 알아낼 수 있고, 그 변수들을 유연하게 조정하여 성능을 더 향상시킬 수 있다.

• Proceedings of the Korea Information Processing Society Conference
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• 2024.05a
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• pp.61-64
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• 2024

최근 고성능 컴퓨팅 장치의 수요 증가와 함께, 메모리 내에 연산을 가능하게 하는 하드웨어 구조가 새로이 발표되고 있다. 본 논문은 기존 DRAM 에 계산 유닛을 통합하는 새로운 메모리 내 연산 구조를 제안한다. 특히, 데이터 집약적인 합성곱 신경망 작업을 위해 최적화된 이 구조는 기존 메모리 구조를 사용하면서도 기존 구조에 분기를 추가함으로서 CNN 연산의 속도와 에너지 효율을 향상시킨다. VGG19, AlexNet, ResNet-50 과 같은 다양한 CNN 모델을 활용한 실험 결과, PINN 아키텍처는 기존 연구에 비해 최대 2.95 배까지의 성능 향상을 달성할 수 있음을 확인하였다. 이러한 결과는 PINN 기술이 저장 및 연산 성능의 한계를 극복하고, 머신 러닝과 같은 고급 어플리케이션의 요구를 충족시킬 수 있는 방안임을 시사한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2024.05a
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• pp.321-322
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• 2024

다양한 방면에서 사용되는 임베디드 시스템의 메모리 취약성에 대한 관심이 많아짐에 따라 임베디드 시스템의 메모리 보호와 관련하여 많은 연구가 진행 중이다. 스택 카나리는 효율적인 메모리 보호 기법으로써 널리 사용되지만 물리 메모리가 제한적이고 사용자 권한 분리를 지원하지 않는 임베디드 시스템에서는 기존 방식을 활용한 스택 카나리를 적용하는 것에 한계가 있다. ARM의 TrustZone은 일반 실행 환경과 신뢰 실행 환경으로 분리하여 일반 실행 환경에서 신뢰 실행 환경의 데이터나 코드에 접근하지 못 하도록 막는다. 그렇기 때문에 ARM의 TrustZone에 암호화 키를 저장하거나 보안이 중요한 동작을 TrustZone에서 실행하는 연구가 많다. 본 논문에서는 ARM의 TrustZone을 활용하여 임베디드 시스템에서 스택 카나리 기법의 한계를 보완 할 수 있는 방법을 제안한다.

• Journal of KIISE:Information Networking
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• v.32 no.4
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• pp.543-550
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• 2005

Demand for better services in the Internet has been increasing due to the rapid growth of the Internet, and hence next generation routers are required to perform intelligent packet classification. For a given classifier defining packet attributes or contents, packet classification is the process of identifying the highest priority rule to which a packet conforms. A notable characteristic of real classifiers is that a packet matches only a small number of distinct source-destination prefix pairs. Therefore, a lot of schemes have been proposed to filter rules based on source and destination prefix pairs. However, most of the schemes are based on sequential one-dimensional searches using trio which requires huge memory. In this paper, we proposea memory-efficient two-dimensional search scheme using source and destination prefix pairs. By constructing binary prefix tree, source prefix search and destination prefix search are simultaneously performed in a binary tree. Moreover, the proposed two-dimensional binary prefix tree does not include any empty internal nodes, and hence memory waste of previous trio-based structures is completely eliminated.

• Journal of KIISE:Software and Applications
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• v.32 no.8
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• pp.819-833
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• 2005

Code size reduction is ever becoming more important for compilers targeting embedded processors because these processors are often severely limited by storage constraints and thus the reduced code size can have a positively significant Impact on their performance. Various code size reduction techniques have different motivations and a variety of application contexts utilizing special hardware features of their target processors. In this work, we propose a novel technique that fully utilizes a set of hardware instructions, called the multiple load/store (MLS), that are specially featured for reducing code size by minimizing the number of memory operations in the code. To take advantage of this feature, many microprocessors support the MLS instructions, whereas no existing compilers fully exploit the potential benefit of these instructions but only use them for some limited cases. This is mainly because optimizing memory accesses with MLS instructions for general cases is an NP-hard problem that necessitates complex assignments of registers and memory off-sets for variables in a stack frame. Our technique uses a couple of heuristics to efficiently handle this problem in a polynomial time bound.