• 한국정보과학회논문지:시스템및이론
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• 제31권3_4호
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• pp.187-194
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• 2004

쉬어-왑 분해 볼륨렌더링은 좋은 화질과 빠른 속도를 보이지만 대화형 분류 환경에서 메모리 참조 효율이 떨어지는 문제점이 있다. 본 논문에서는 대화형 분류 환경에서 효율적인 렌더링을 수행하기 위해 객체와 이미지에 대한 메모리 참조 공간 연관성을 갖는 알고리즘을 제안한다. 이를 위하여 쉬어-왑 분해에 회전을 추가한 확장 모델을 제안하여 객체와 이미지 모두에서 스캔라인 단위로 렌더링을 가능하게 한다. 또한 제안 모델이 가지고 있는 전후향 합성 혼란, 홀 발생, 계산 증가의 문제에 대한 원인을 제시하고 해결 방법을 보인다. 본 제안 모델은 렌더링 시 효율적 메모리 참조로 우수한 성능을 나타낸다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2014년도 추계학술발표대회
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• pp.95-98
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• 2014

본 논문에서는 고속 저지연 네트워크로 연결된 다수의 분산 메모리 공여 노드를 통해 분산 통합 메모리 서비스를 제공하는 메모리 가상화 시스템에서, 대용량 메모리와 다수의 호스트 채널 어댑터(HCA)를 장착한 공여 노드의 프로세서, 물리 메모리, 그리고 HCA의 연결구조와 정보로부터 토폴로지 구조를 추출하고, 프로세서 중심으로 자원 연관성 정보를 나타내는 토폴로지 맵을 생성한다. 토폴로지 맵을 기반으로 공여 메모리의 초기화, 등록, 할당 및 메모리 데이터 전송 등을 수행하는 공여 메모리 관리 메커니즘을 제안한다. 이를 통해 대용량 분산 통합 메모리를 이용하는 빅데이터 처리 환경에서 참조 데이터 대한 메모리의 응답 시간 및 접근 지연 시간을 최소화시킬 수 있다.

• 한국컴퓨터정보학회논문지
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• 제18권2호
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• pp.1-8
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• 2013

본 논문에서는 4Ghz의 빠른 클럭 속도의 CPU에 적합한 고성능 L1 캐시 메모리 구조를 제안한다. 제안된 캐시 메모리는 빠른 접근 시간을 위한 직접사상 캐시와 시간적 지역성을 고려한 2-way 연관사상 버퍼 그리고 버퍼 선택 테이블로 구성된다. 빠른 접근 시간을 보장하는 직접사상 캐시는 가장 최근 접근한 데이터를 저장하게 된다. 만약에 직접사상 캐쉬로부터 추출되는 데이터가 다시 참조되어질 높은 확률을 가지는 데이터이면 그 데이터들은 2-웨이 연관사상 버퍼로 선택적으로 저장되어 진다. 그리고 고성능과 저전력의 효과를 높이기 위하여 2-웨이 연관사상 버퍼중 하나의 웨이만 선택적으로 먼저 접근되어지며, 이러한 동작은 버퍼 선택 테이블에 의해 선택된다. 시뮬레이션 결과에 따르면, 에너지 소비와 평균 메모리 접근 시간을 고려한 에너지$^*$지연시간에서 두배 이상의 크기를 가지는 직접사상 캐시, 4-웨이 연관사상 캐시 그리고 희생 캐시에 비해 각각 45%, 70% 그리고 75%의 성능향상을 이루었다.

• 한국컴퓨터정보학회논문지
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• 제16권2호
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• pp.1-8
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• 2011

NAND형 플래시 메모리는저전력, 저렴한 가격, 그리고 대용량 저장매체로 하드디스크 대용을 위하여 많은 연구가 이루어지고 있다. 특히 기존의 캐쉬 구조인 버퍼 시스템을 이용한 플래시 메모리의 성능향상 연구가 이루어지지만 대부분이 데이터 관련 연구이다. 따라서 본 연구에서는 기존의 캐쉬 구조의 버퍼를 이용한 고성능 명령어 플래시 메모리를 구현하였다. 제안된 명령어 플래시 메모리 시스템은 분기 명령어를 위한 시간적 버퍼(victim buffer), 명령어의 대표적인 특징인 순차적 인출을 위한 공간적 버퍼(spatial buffer)로 이루어져 있다. 즉, 제안된 명령어 플래시 메모리의 공간적 버퍼는 큰 페칭 크기를 가지므로 명령어의 순차적 인출에 효과적이며, 작은 페칭 크기를 가지는 시간적 버퍼는 공간적 버퍼에 참조된 명령어를 저장하게 되므로 다시 참조를 위한 분기 명령어에 효과적이다. 시뮬레이션 결과 평균 접근 실패율의 경우 미디어 응용군에 대해 4배 크기의 2-웨이 버퍼, 희생 버퍼, 그리고 2배 크기의 완전연관 버퍼에 비해 평균 77% 감소 효과를 얻을 수 있었다.

• 한국컴퓨터정보학회논문지
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• 제16권10호
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• pp.1-10
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• 2011

NAND 플래시 메모리는 저전력, 저렴한 가격, 그리고 대용량임에도 불구하고 페이지 단위의 쓰기 및 블록 단위의 지우기 연산은 큰 문제점을 가지고 있다. 특히 NAND 플래시 메모리 특성상 덮어쓰기가 불가능하므로 쓰기동작 후 수반되는 지우기 동작은 전체 성능저하의 원인이 된다. 기존의 NAND 플래시 메모리를 위한 SRAM 버퍼는 간단하면서도 NAND 플래시 메모리의 쓰기 동작을 효과적으로 줄여줄 수 있을 뿐 아니라 빠른 접근 시간을 보장 할 수 있다. 본 논문에서는 작은 용량의 SRAM을 이용하여 NAND 플래시 메모리의 가장 큰 오버헤드인 지우기/쓰기 동작을 효과적으로 줄일 수 있는 버퍼 관리 시스템을 제안한다. 제안된 버퍼는 큰 페칭 크기를 가지는 공간적 버퍼와 작은 페칭 크기를 가지는 시간적 버퍼인 완전연관 버퍼로 구성된다. 시간적 버퍼는 공간적 버퍼에서 참조된작은 페칭을 가지며, NAND 플래시 메모리에서 쓰기 및 지우기 수행시 시간적 버퍼내에 존재하는 같은 페이지 혹은 블록에 포함된 페칭 블록을 찾아 동시에 처리한다. 따라서 NAND 플래시 메모리에서 쓰기 및 지우기 동작을 획기적으로 줄였다. 시뮬레이션 결과에 따르면 제안된 NAND 플래시 메모리 버퍼 시스템은 2배 크기의 완전연관 버퍼에 비해 접근 실패율 관점에서는 높았지만, 쓰기 동작과 지우기 동작은 평균적으로 각각 58%, 83% 정도를 줄였으며, 결론적으로 평균 플래시 메모리 접근 시간은 약 84%의 성능 향상을 이루었다.

• 정보처리학회논문지A
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• 제13A권3호
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• pp.191-198
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• 2006

최근 디지털 멀티미디어 응용기기는 휴대 편의성은 물론 하나의 기기에서 다양한 멀티미디어 데이터 처리를 가능하게 하는 기능적 집적이 이루어지고 있다. 이와 같은 추세는 기기가 처리해야 하는 데이터 양의 증가와 이를 수행하기 위하여 요구되는 온칩 메모리의 크기 및 연산 유닛의 고성능화를 요구하여 전력 소비량의 증가를 유발시킨다. 연산 엔진에서 사용되는 대표적인 온칩 메모리인 캐쉬는 전력 사용에 있어서 중요한 비율을 차지하는 구조로 저전력 설계를 위한 구조적 개선의 주요 대상이다. 본 논문에서는 멀티미디어 응용을 수행하는 연산 엔진의 데이터 캐쉬에서 소비되는 전력을 감소시키기 위하여 멀티미디어 응용의 데이터 사용 특성을 파악하여 이 특성을 전력소비를 감소시키는 목적으로 활용 가능한 분할된 캐쉬구조를 제안한다. 그리고 각각의 분할된 캐쉬에 대하여 특정 주소 영역의 데이터 참조를 고정시킴으로써 얻을 수 있는 전력 소비면의 성능 향상을 평가한다. 시뮬레이션 결과 제안하는 캐쉬 구조는 같은 크기의 직접사상 캐쉬, 2중연관 캐쉬, 4중연관 캐쉬에 대해 유사한 성능을 나타내면서, 각각의 기존 캐쉬 구조와 비교하였을 경우 33.2%, 53.3% 및 70.4%만큼 감소된 전력으로 동작 가능하다.

• 한국컴퓨터정보학회논문지
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• 제18권12호
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• pp.1-9
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• 2013

비록 멀티 페이지 TLB는 성능을 향상시키는데 효과적이지만, 운영체제의 도움을 통한 기존의 방법은 사용자 응용 프로그램에서는 멀티 페이지를 사용할 수 없는 치명적인 단점을 가진다. 이에 본 논문에서는 운영체제의 지원 없이 멀티 페이지를 이용하여 고성능과 저전력을 얻을 수 있는 새로운 멀티 TLB 구조를 제안한다. 제안된 TLB는 작은 페이지를 위한 TLB와 큰 페이지를 위한 TLB로 구성되며, 모두 완전연관 뱅크 구조를 가지고 있다. 작은 페이지를 지원하는 S-TLB(Small TLB)는 큰 페이지를 지원하는 L-TLB(Large TLB)에서 추출된 작은 페이지를 저장하게 되며, L-TLB는 CPU로부터 요청된 작은 페이지를 포함한 큰 가상 페이지 주소를 저장하게 된다. CPU가 요청한 가상주소의 특별한 한 비트와 두 비트를 이용하여 S-TLB와 L_TLB의 각각의 하나의 뱅크만이 접근되며, 동시에 접근되는 엔트리 수 감소에 의해 에너지 소비를 줄일 수 있다. 또한 본 논문에서 효과적인 성능향상을 위해 간단한 1비트 LRU 정책을 제안하였다. 제안된 LRU 정책은 각 TLB 엔트리에 추가적인 1 비트를 사용하여 최근에 참조된 블록을 나타낸다. 이 방법은 간단하게 L-TLB로부터 가장 최근에 참조된 페이지를 선택할 수 있다. 시뮬레이션 결과에 따르면, 제안된 구조는 완전연관 사상 TLB, Dual TLB 그리고 ARM TLB에 비해 76%, 57%, 그리고 6%의 에너지*지연시간을 줄일 수 있었다.