• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
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• pp.113-116
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• 2001

제로트리 부호화 알고리즘 중 효율적이며 잘 알려진 SPIHT는 높은 메모리 요구로 인해 하드웨어 구현에 큰 어려움을 가지고 있다. 이 논문에서는 저 메모리 사용과 빠른 제로트리 부호화 알고리즘을 제안한다. 메모리를 줄이고 빠른 코딩을 위한 방법으로 다음 3가지를 사용한다. 첫 번째, 리프팅을 이용한 웨이블릿 변환은 기존의 필터뱅크 방식의 변환보다 저 메모리와 계산량의 감소를 가진다. 두 번째, 웨이블릿 변환된 계수들은 블럭으로 나누어져 각각 코딩된다. 여기서 블록은 제로트리 구조가 유지되는 STB(spatial tree-based block)이다. 세 번째, Wheeler 와 Pearlman이 제안한 NLS (no list SPIHT)를 이용한 부호화이다. NLS는 효율성에서 SPIHT와 거의 같으며 작고 고정된 메모리와 빠른 부호화 속도를 보여준다.

• 한국인터넷방송통신학회논문지
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• 제21권6호
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• pp.141-145
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• 2021

다양한 형태의 메모리 아키텍처가 개발되었고, 이를 효과적으로 사용하기 위한 여러 컴파일러 최적화 기법이 연구되었다. 특히, 모바일 컴퓨팅 디바이스에서 메모리는 성능을 결정하는 주요 컴포넌트이기 때문에 이를 지원하기 위한 다양한 최적화 기법들이 개발되었다. 최근에는 하이브리드 형태의 메모리 아키텍처에 대한 연구가 많이 진행되고 있기 때문에 이를 지원하기 위한 다양한 컴파일러 기법이 연구되고 있다. 시장의 요구조건에 맞추어 저전력에 대한 제약조건과 필요한 최소한의 성능을 달성하기 위하여 기존의 컴파일러 최적화 기법들이 사용될 수 있다. 이러한 최적화 기법들을 활용한 저전력 효과 및 성능 개선 정도를 파악하기 위한 레퍼런스가 제대로 제공되지 못하고 있는 실정이다. 본 연구는 기존의 컴파일러 기법에 대한 실험 결과를 멀티뱅크 메모리 아키텍처 개발의 레퍼런스로 제공하기 위하여 진행되었다.

• 한국컴퓨터정보학회논문지
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• 제27권7호
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• pp.9-16
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• 2022

오늘날, 4차산업혁명의 도래와 함께 사물인터넷(Internet of Things (IoT)) 시스템이 빠르게 발전하고 있다. 이러한 이유로, 고성능 및 대용량의 다양한 애플리케이션이 등장하고 있다. 따라서, 이러한 애플리케이션을 가지는 컴퓨팅 시스템을 위한 저전력 및 고성능 메모리가 필요하다. 본 논문에서는 컴퓨팅 시스템에서 가장 많은 에너지 소비가 발생하는 L1 캐시 메모리에 대한 효과적인 구조를 제안하였다. 제안된 캐시 시스템은 크게 L1 메인 캐시와 버퍼캐시로 구성되어 진다. 메인 캐시는 2-뱅크 시스템으로, 각 뱅크는 2-웨이 연관사상으로 구성된다. L1캐시에서 접근 성공이 발생하면 제안된 알고리즘에 따라 데이터가 버퍼캐시에 복사가 된다. 시뮬레이션 결과에 따르면, 제안된 L1 캐시 시스템은 기존 4웨이 연관사상 캐시 메모리에 비해 에너지-지연에서 약65%의 성능향상을 보였다.

• 정보처리학회논문지A
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• 제14A권1호
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• pp.47-54
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• 2007

본 논문은 내장형 프로세서의 소비 전력을 줄이기 위한 저전력 TLB 구조를 제안하고자 한다. 제안된 TLB는 다수의 뱅크로 구성되어지며, 각각의 뱅크들은 하나의 블록 버퍼와 하나의 비교기를 포함한다. 블록 버퍼와 메인 뱅크는 특정 비트를 이용하여 선택적으로 접근이 가능하다. 그러므로 필터링 구조처럼 블록 버퍼에서 적중이 발생하면 메인 TLB 뱅크의 구동 소비 전력이 없고 단지 하나의 엔트리로 구성된 블록 버퍼에 의한 소비 전력만 발생함으로써 소비 전력을 효과적으로 줄일 수 있다. 또한 다른 계층적 구조와는 달리 이중 사이클에 대한 오버헤드가 1%로써 거의 무시 가능하다. 이에 반해 대표적인 계층 구조인 필터 구조의 경우 대략 5%이상 발생하게 되며, 제안된 구조와 동일한 구조를 가지지만 연속적 접근 판별 알고리즘을 사용하지 않은 동일한 구조의 블록 버퍼-뱅크 구조의 경우 15% 이상의 이중 사이클 오버헤드가 발생하게 된다. 이러한 이중 사이클은 프로세서의 성능 저하를 초래함으로써 데이터의 경우 특히 적용이 어려운 단점으로 지적되었다. 소비 전력의 감소 효과는 기존 완전 연관 구조에 비해 95%, 필터 구조에 비해 90%, 연속적 접근 판별 알고리즘 사용하지 않은 동일 구조에 비해 40%의 소비 전력 감소 효과를 얻을 수 있다.

• 한국통신학회논문지
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• 제27권8A호
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• pp.814-821
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• 2002

SPIHT(set partitioning in hierarchical tree)는 제로트리 알고리즘 중 효율적이며 잘 알려져 있다. 그러나 높은 메모리 요구로 인해 하드웨어 구현에 큰 어려움을 가지고 있다. 본 논문에서는 저 메모리 사용과 빠른 제로트리 부호화 알고리즘을 제안한다. 메모리를 줄이고 빠른 코딩을 위한 방법으로 다음 3가지를 제안한다. 첫 번째, 리프팅(lifting)을 이용한 웨이블릿(wavelet) 변환은 기존의 필터뱅크 방식의 변환보다 저 메모리와 계산량의 감소를 가진다. 두 번째 방법은 웨이블릿 계수들을 블록으로 나누어 각각 부호화 한다. 여기서 블록은 제로트리 구조가 유지되는 STB(spatial tree-based block)이다. 마지막으로 Wheeler와 Pearlmandl 제안한 NLS(no list SPIHT)를 이용한 부호화이다. NLS의 효율성은 SPIHT와 거의 같으며 작고 고정된 메모리와 빠른 부호화 속도를 보여준다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
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• pp.103-106
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• 2001

본 논문은 radix-2 FFT를 파이프라인 기법으로 구현할때의 성능 향상을 위한 메모리 어드레싱기법에 대한 새로운 구조를 제안하고자 한다. Fast Fourier Transform(FFT) 프로세서의 속도 및 성능은 파이프라인 싸이클과 클럭에 좌우되므로, 동시에 병렬로 처리하기 위한 입력 데이타에 access 하기 위해 사용되어지는 기존의 메모리 어드레싱 기법은 지연문제로 인해 FFT 프로세서 성능 저하의 원인이 된다. 이 기법은 정확한 메모리 뱅크를 선택하기 위한 주소부 패러티 체크가 필요 없으므로 수행 속도를 빠르게 하고, ROM에 저장된 Coefficient의 실수부와 허수부의 상호교환특성을 이용하여 Coefficient ROM을 반으로 줄일 수 있다. 이 논문에서 제안된 구조는 VHDL을 사용하여 설계하였고, 설계된 회로를 시뮬레이션 및 합성시켰다.

• 한국정보통신학회논문지
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• 제17권4호
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• pp.789-796
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• 2013

시간에 따라 중심주파수를 바꾸는 도약신호를 도약주기, 도약 주파수 등에 대한 정보 없이 검출하는 것은 대단히 어렵다고 알려져 있다. 본 논문에서는 도약 신호가 존재하는 광대역 샘플링 신호로부터 도약신호의 중심주파수, 도약 주기 등의 정보를 검출하는 알고리즘을 제안하였다. 도약 신호를 검출하기 위한 일반적인 방법으로는 다수의 협대역 필터가 필요하지만 이러한 구현은 비효율적이므로 본 논문에서는 다상 DFT 필터뱅크를 도입하였다. 또한 다상 DFT 필터뱅크의 출력으로부터 도약신호를 검출하는 알고리즘을 제안하였다. 제안하는 검출 알고리즘은 메모리 사이즈나 구현 복잡도를 줄이기 위해 이진 이미지 신호처리에 기반하여 개발되었다. 제안하는 알고리즘의 성능은 모의실험과 FPGA (field programmable gate array) 구현을 통하여 확인하였다.

• ETRI Journal
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• 제8권2호
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• pp.83-91
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• 1986

컴퓨터의 많은 응용에 따라 분산처리, 실시간처리, 고장감내처리 등에 대해 운영체계의 연구가 많이 되어왔다. 본고는 한국형 전전자교환기인 TDX-1 시스팀에서 사용된 TDXOS의 실현과 그 특성에 관해 서술하였다. TDXOS는 고실시간처리(Hard real time processing)와 분산처리, 컴퓨터의 이중화, 과부하제어, 실시간 디버거(Debugger) 들을 실현하였으며 뱅크(Bank)시스팀 형태의 메모리 관리기법이 사용되었다. 특히, 소형 마이크로프로세서(Z80) 및 어셈블리 언어에 최적의 동작 환경을 제공하도록 설계되어 실시간의 효율이 최대화되었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.831-834
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• 2003

본 논문에서 기술하고 있는 디블로킹 필터는 ISO/1EC 14496-2 의 디블로킹 필터링 알고리즘[1][2]을 기반으로 한다. 한 개의 레지스터 뱅크를 이용한 효율적인 데이터 스케줄링을 통해 면적과 전력 측면에서 디블로킹 필터를 사용함으로써 생기는 오버헤드를 최소화 시켰으며, CIF 급 영상을 27MHz 동작주파수에서 실시간으로 처리할 수 있도록 설계 하였다. 0.25㎛ Standard Cell Library 로 합성한 결과 총 9800 게이트로 구성 되었으며, 외부 메모리의 도움 없이 동작 시키기 위해 4.4KByte의 버퍼가 사용되었다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2000년도 하계종합학술대회논문집
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• pp.173-176
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• 2000

본 논문은 VHDL을 이용하여 1997년 국제 표준안으로 제정된 MPEG-2 AAC 복호화기의 각 모듈을 구현하였다. AAC 복호화기는 허프만 복호화, 역양자화, 고해상도 필터뱅크 등의 도구들이 필수적으로 사용된다. AAC 복호화기의 실시간 구현을 위해 각 도구들의 알고리즘을 분석하고, 하드웨어 개발에 알맞게 최적화하여 고속화와 적은 메모리를 사용하여 효율적으로 구현하였다.