• Proceedings of the Korean Information Science Society Conference
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• 2004.04a
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• pp.178-180
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• 2004

최근 소형 모바일 기기들이 대중화되고 그 종류가 다양해지면서 플래시 메모리가 기본 저장 매체로서 많이 사용되고 있다. 플래시 메모리는 기존의 하드디스크 같은 자기 매체에 비해서 크기가 작고, 전력소모도 적으며 내구성도 높다. 멀티미디어 데이터를 다루는 기기들이 증가하면서 플래시 메모리 중에서도 비용이 저렴하고 단일 칩으로도 대용량을 가지는 NAND형 플래시 메모리를 저장장치로 사용하는 기기들이 계속해서 늘어나고 있다. NAND 플래시 메모리는 기존에 많이 사용되던 NOR 플래시 메모리와는 다른 않은 특징이 있다. 따라서 NAND 플래시 메모리에 적합한 저장 기법을 설계하기 위해서는 NAND 플래시 메모리의 특징을 잘 이해하고 이용해야 한다. 이에 본 논문에서는 NAND 플래시 메모리를 효율적으로 사용할 수 있도록 해주는 접근계층을 설계, 구현하고 이에 대한 구조와 세부 특징에 대해서 살펴본다. 본 논문에서 구현한 접근계층은 하드웨어에 종속적이지 않으며 NAND 플래시 메모리가 제공하는 다양한 기능을 상위 계층에서 충분히 활용할 수 있도록 설계되었다.

• Journal of KIISE:Computer Systems and Theory
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• v.36 no.2
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• pp.102-110
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• 2009

The memory wall is the growing disparity of speed between CPU and memory outside the CPU chip. An economical solution is a memory hierarchy organized into several levels, such as processor registers, cache, main memory, disk storage. We introduce a novel memory hierarchy optimization technique in Linux based embedded systems using on-chip SRAM for the first time. The optimization technique allocates On-Chip SRAM to the code/data that selected by programmers by using virtual memory systems. Experiments performed with nine applications indicate that the runtime improvements can be achieved by up to 35%, with an average of 14%, and the energy consumption can be reduced by up to 40%, with an average of 15%.

• Proceedings of the Korea Information Processing Society Conference
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• 2014.04a
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• pp.40-42
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• 2014

최근의 컴퓨터 시스템은 멀티 코어를 기반으로 병렬성 향상을 추구 하고 있지만 코어의 개수가 증가함에 따라 메모리가 새로운 병목 지점으로 지적되고 있다. 메모리 시스템은 가상 메모리, 물리 메모리, 뱅크 메모리 3계층으로 나눌 수 있으며, 각 계층은 상호연관 관계가 있어서 분석하기에 어려움이 있다. 본 논문에서는 이를 위해 계층 구조를 지원하는 시뮬레이터를 제안한다. 제안하는 시뮬레이터는 총 5개의 구성 요소로 이루어져 있으며, CPU 개수, 캐시 정책, 뱅크 개수등 다양한 설정을 지원한다. 또한 시뮬레이터를 통하여 운영체제 수준의 물리 메모리 관리자가 메모리 접근 지연에 영향이 있음을 보인다.

• Proceedings of the Korean Information Science Society Conference
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• 2004.10a
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• pp.4-6
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• 2004

본 논문에서는 원격 캐쉬를 추가시킨 분산 메모리 구조 다중 프로세서 시스템의 성능 향상을 위해 새로운 원격 캐쉬 교체 정색을 제안한다. 일반적으로 다중 계층 내포성(MLI)을 치키는 다중 계층 메모리 구조에서 LRU 교체 정책을 사용할 경우, 상위 계층 캐쉬의 LRU 정보와 하위 계층 캐쉬의 LRU 정보가 서로 상이함으로 인해 하위 계층 캐쉬에서의 교체가 상위 계층에서 사용 중인 캐처 라인의 교체를 발생시켜 전체 시스템의 성능을 저하시키는 원인이 된다. 이러한 LRU 캐쉬 교체 정책의 단점을 보완하고자 각 노드 당 프로세서들의 원격 메모리 접근 지역성을 이용한 원격 캐쉬 교체정책의 사용으로 상위 캐쉬의 유용한 캐쉬 라인의 접근 실패율을 감소시킴으로써 다중 프로세서 시스템의 성능 향상을 꾀한다. 프로그램 기반 시뮬레이터를 통해 제안한 원격 캐쉬 교체 정책을 적용하였을 때, 기존의 LRU 교체 정책과 비교하여 무효화 수와 캐쉬 접근 실패가 평균 5%. 최대 10% 감소하였다.

• Journal of Korea Society of Industrial Information Systems
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• v.14 no.2
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• pp.72-80
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• 2009

In this parer, we propose a hardware abstraction architecture(HAA) for low cost flash memories that can be applicable to wireless sensor nodes. The proposed HAA consists of three layers. The three layers are 1) HHL(Hardware Interlace Layer), HAL(Hardware Adaption Layer), and HPL(Hardware Presentation Layer), where HIL provides a platform independent interlace to applications of upper layers, HAL performs hardware resource management, program status control, and generation of logical instructions as main core of the HAA, and HPL initializes hardware and communicates data between MCU and flash memory. We implemented our HAA on AT45DB flash memory, and the HAA used 4,384 bytes program memory and 195 bytes data memory respectively. Since the proposed HAA is composed of well defined three layers and shows a low utilization of memory, it can provides a high efficiency in terms of flexibility, scalability, and re-usability, and thus the HAA is well suited for wireless sensor nodes.

• Journal of KIISE:Computer Systems and Theory
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• v.32 no.11_12
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• pp.541-556
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• 2005

The memory access latency of the system has been a primary factor of performance degradation in single-processor system and multi-processor system. The remote memory access latency takes a lot of overhead over the local memory access latency especially in the distributed shared-memory system. To resolve this problem, the multi-level cache architecture that contains a remote cache in the multi-processor system has been proposed. In this paper, we propose a new cache replacement policy that improves the performance of the multi-processor system with the remote cache. If the multi-level cache keeps the multi-level inclusion(MLI) property and uses the LRU(Least Recently Used) cache replacement policy, the LRU information of the higher-level cache(a processor cache) would be different with that of the lower-level cache(a remote cache). In this situation, the replacement of a remote cache line can induce the exchange of a processor cache line that is used by the processor. It is a main factor of performance degradation in a whole system. To alleviate this disadvantage of the LRU replacement polity, the new policy analyses tht processor's remote memory access pattern of each node and uses this information to reduce the number of invalidations of the useful cache line in the higher-level cache. The new replacement policy of the remote cache can improve the performance by $3.5\%$ in maximum and $2.5\%$ in average on SPLASH-2 benchmarks, compared to the general LRU cache replacement policy.

• The Journal of the Korea Contents Association
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• v.14 no.3
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• pp.22-32
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• 2014

Recently, GPGPU has been widely used for general-purpose processing as well as graphics processing by providing optimized hardware for parallel processing. Memory system has big effects on the performance of parallel processing units such as GPU. In the GPU, hierarchical memory architecture is implemented for high memory bandwidth. Moreover, both memory address coalescing and memory request merging techniques are widely used. This paper analyzes the GPU performance according to various memory organizations. According to our simulation results, GPU performance improves by 15.5%, 21.5%, 25.5%, 30.9% as adding 8KB L1, 16KB L1, 32KB L1, 64KB L1 cache, respectively, compared to case without L1 cache. However, experimental results show that some benchmarks decrease performance since memory transaction increases due to data dependency. Moreover, average memory access latency is increased as the depth of hierarchical cache level increases when cache miss occurs significantly.

• Proceedings of the Korean Information Science Society Conference
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• 2011.06a
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• pp.69-72
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• 2011

플래시 메모리 기반의 저장 시스템은 빠른 접근 속도, 작고 가벼운 특성, 저전력 소모 등의 이유로 하드 디스크를 대체하는 저장 매체로 주목 받고 있다. 플래시 메모리는 하드 디스크와 다르게 읽기 쓰기 소거 연산이 필요하며 수혈 단위와 수혈 시간 이 비대칭적이다. 또한 제자리 갱신이 불가능하기 때문에 가장 느린 소거 동작을 선행하여 갱신 연산을 수행한다. 기존 호스트 시스템은 읽기 쓰기 연산 만을 수행하기 때문에 플래시 메모리를 바로 사용하기 위해서는 별도의 소프트웨어 중간 계층인 플래시 전환 계층이 필요하다. 그러나 디스크 기반의 B-트리를 플래시 전환 계층 위에서 인덱스로 사용하면 B-트리 특성상 제자리 갱신이 빈번하게 발생하기 때문에 성능 저하가 발생한다. 따라서 플래시 메모리 특성을 고려한 새로운 인덱스 구조가 필요하게 되었다. 플래시 메모리 전용의 인덱스 ${\mu}$-트리와 LSB-트리가 제안 되었지만, ${\mu}$-트리는 페이지 관리의 비효율성, LSB-트리는 임시 노드 관리 추가 비용의 문제점을 가지고 있다. 본 논문에서 ${\mu}$-트리와 LSB 트리의 문제점을 해결하기 위하여 지연 갱신을 이용한 B-트리를 제안한다. 제안하는 인덱스는 변경이 일어나는 노드를 메모리에 적재시켜 데이터 삽입 시 노드 갱신을 지연시키고 노드 분할 없이 데이터의 순차 삽입을 처리하여 검색 및 쓰기 성능을 향상시킨다. 본 논문에서는 관련 연구인 ${\mu}$-트리와 LSB-트리를 수식을 통하여 제안하는 인덱스 구조의 우수성을 보인다.

• Journal of Digital Contents Society
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• v.8 no.4
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• pp.593-600
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• 2007

Small computer systems such as mobile devices adopt NAND flash memories as their storage media. However, DBMS running on such systems are optimized to hard disks. When small computer systems use DBMS they usually use additional system layer, like FTL, that emulates flash memories as normal hard disks and DBMS cannot control flash memories directly. In this paper, we propose unified storage system that DBMS controls flash memories directly. We implemented the system in a real environment and proved the proposed system outperforms legacy systems.

• Proceedings of the Korea Information Processing Society Conference
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• 2021.05a
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• pp.96-99
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• 2021

NVRAM(Non-volatile RAM)이란 전원을 공급하지 않아도 데이터를 유지할 수 있는 RAM 이다. 비휘발성 메모리이기 때문에 Flash 와 동일한 기능을 제공할 수 있다. 또한 Flash 에 비해 저전력으로 동작하고, 읽고 쓰는 동작도 더 빠르며 내구성까지 뛰어나다. 즉, NVRAM 은 리소스가 제한적인 사물인터넷(IoT) 장치에서 Flash 를 대신하여 전력소모 및 지연시간 측면에서 효과적으로 사용될 수 있는 메모리이다. IoT 장치는 일반적으로 배터리와 같은 독립전원 장치로 작동하거나, 최근에는 에너지 하베스터를 활용한 간헐적 컴퓨팅 방식도 활용되고 있다. 간헐적 컴퓨팅 방식에서는 전원이 꺼졌을 때도 프로그램의 상태를 유지하기 위해 비휘발성 메모리에 백업동작이 필수적이다. 그러므로 백업을 위한 메모리를 Flash 가 아닌 NVRAM 으로 대체하게 되면 효율적이고, 상대적으로 백업 및 복구에 의한 비휘발성 메모리에 접근이 많은 간헐적 컴퓨팅에서는 더 큰 효율을 볼 수 있다. 하지만 현재 NVRAM 이 내장된 개발보드가 제한적이고, NVRAM 을 외부 모듈로서 사용하기 위해 SPI 또는 I2C 통신을 사용해야 한다. 그 외에도 동시에 공유 메모리에 접근하는 등의 문제를 막아야 한다. 이러한 문제를 막고, NVRAM 을 편리하게 사용할 수 있도록 추상화 계층을 만들어 NVRAM 테스팅 환경을 제공하여 해당 분야의 연구개발을 가속화할 수 있을 것으로 기대된다. 본 논문에서는 NVRAM 의 한 종류인 FRAM 을 사용하여 추상화 계층을 구현하였다.