• 한국인터넷방송통신학회논문지
• /
• 제16권3호
• /
• pp.137-144
• /
• 2016

본 논문에서는 새로운 멀티프로세서 디자인을 위한 상위 수준 합성 시스템의 회로 복잡도 최적화 ILP 알고리즘을 제안하였다. 상위수준 합성에서 가장 중요한 연산자의 특성과 데이터패스의 구조를 분석하고, 멀티사이클 연산의 스케줄링 시 가상연산자 개념을 도입함으로써, 멀티사이클 연산을 구현하는 연산자의 유형에 관계없이 공통으로 적용시킬 수 있는 ILP 알고리즘을 이용하여 증명하였다. 기술된 알고리즘의 스케줄링 성능을 평가하기 위하여, 표준벤치마크 모델인 5차 디지털 웨이브필터에 대한 스케줄링을 행한 결과, 기존의 데이터패스 스케줄링 결과와 정확하게 일치함으로서, 제시된 모든 ILP 수식이 정확하게 기술되었음을 알 수 있었다.

• 한국정보통신학회논문지
• /
• 제18권1호
• /
• pp.78-83
• /
• 2014

본 논문에서는 연산 시간이 긴 곱셈기 패스를 낮은 주파수에서 동작하는 저면적의 HEVC(High Efficiency Video Coding)용 다중 모드 일차원 변환 블록을 구현하는 효율적인 방법을 제시하였다. 제시한 방법은 전체 면적을 줄이기 위하여 일반적인 변수와 변수를 입력으로 받는 곱셈기 대신 행렬의 계수 특성을 이용한 상수와 변수를 입력으로 받는 상수 곱셈기를 사용하였다. 상수 곱셈기 사용으로 인하여 전체적인 처리량을 증가시켰으며 늘어난 처리량으로 인해 남는 동작 사이클을 이용하여 연산시간이 많이 걸리는 곱셈기 부분에 멀티 사이클 패스를 구성하여 곱셈기의 동작 주파수를 낮게 하면서 전체 연산량은 유지시켰다. TSMC 0.18um CMOS 공정 라이브러리를 이용하여 실제 하드웨어를 구현한 결과 4k($3840{\times}2160$) 영상을 기준으로 최소 동작 주파수는 186MHz이고 최대 동작 주파수는 300MHz이다.

• 한국정보처리학회논문지
• /
• 제5권11호
• /
• pp.2973-2979
• /
• 1998

본 논문은 상위 수준 합성식의 자원 제약 조건하에서 파이프라인 데이타패스 합성을 위한 스케쥴링 알고리즘으로, 제안된 휴리스틱 알고리즘은 자원의 충돌수에 근거한 우선순위 함수를 사용한다. 자원 제약하에서 파이프라인 데이타패스 합성수를 정의하여 스케쥴링 한다. 제안 알고리즘은 실질적인 하드웨어 설계를 위해 체이닝, 멀티사이클링, 구조적 파이프라인이 지원되도록 한다. 제안 알고리즘에 의한 16 포인트 FIR 필터와 5차 엘립틱 웨이브 필터 합성 결과에 의해 다른 시스템들과의 성능을 비교하였으며, 대부분의 경우에 최적의 해를 찾을 수 있었다.

• 한국인터넷방송통신학회논문지
• /
• 제20권3호
• /
• pp.181-187
• /
• 2020

본 논문에서는 고성능 차량용 SoC 설계자동화를 위한 상위수준 합성과정에서의 레지스터 할당 알고리즘과 자원 할당 알고리즘을 제안한다. 상위수준 합성에서 가장 중요한 연산자의 특성과 데이터패스의 구조를 분석하고, 멀티사이클 연산의 스케줄링 시 가상연산자 개념을 도입함으로써, 멀티사이클 연산을 구현하는 연산자의 유형에 관계없이 공통으로 적용시킬 수 있는 자원할당 알고리즘을 이용하여 증명하였다. 연산자 간을 연결하는 신호선이 반복적으로 이용되어 연결 신호선수가 최소가 될 수 있도록 기능연산자를 할당하고, 레지스터 할당 시 연결구조에 따라 가중치를 갖는 구간 그래프를 구성한다. 최소의 클러스터 분할 알고리즘을 이용하여 생성된 최대 크기의 클러스터들에 연결구조가 고려된 레지스터를 할당한다. 연결구조에 대한 멀티플렉서의 중복 입력을 제거하고 연산자에 연결된 멀티플렉서 간의 입력을 교환하는 입력 정렬 과정으로 연결구조를 최소화한다. 기술된 알고리즘의 스케줄링 성능을 평가하기 위하여, 표준벤치마크 모델인 5차 디지털 웨이브필터에 대한 스케줄링을 실행하여 제안한 알고리즘의 효용성을 입증한다.

• 한국정보통신학회논문지
• /
• 제17권4호
• /
• pp.953-958
• /
• 2013

본 논문에서는 고성능 HEVC 복호기를 위한 효율적인 $32{\times}32$ 역변환기 하드웨어 구조를 제안한다. HEVC는 4k, 8k 이미지와 같이 기존의 이미지코덱에 비해 훨씬 더 큰 크기의 이미지를 처리할 수 있는 새로운 영상 압축 표준이다. 큰 이미지의 데이터를 효과적으로 처리하기 위해 다양한 새 블록 구조를 채택하였으며, 이 블록들은 $4{\times}4$, $8{\times}8$, $16{\times}16$, $32{\times}32$으로 구성되었다. 이 논문에서는 $32{\times}32$ 역변환기의 효과적인 구조를 제안하며, 역변환기의 구조는 $32{\times}32$ 행렬을 $16{\times}16$ 행렬로 재구성하고 쉬프트와 덧셈기로 구성된 곱셈기를 사용하여 연산을 단순화 하였으며 멀티 사이클 패스를 구현하여 낮은 주파수에서도 동작이 가능하도록 설계하였다. 또한 HEVC 코덱의 다양한 크기의 변환이나 순방향 변환 블록에 쉽게 적용할 수 있다.