• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.493-496
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• 2010

본 논문에서는 32비트 명령어축약 형 마이크로프로세서를 적용하는 지문인식시스템에서 알고리즘 처리시간의 40%를 점유하는 세선화 단계를 위한 효율적인 하드웨어 구조를 제안하였다. 세선화는 특정 사이즈의 윈도우 마스크를 적용하여 같은 연산을 반복적으로 처리하는 점에 착안하여 이를 소규모의 하드웨어에서 처리함으로써 고성능 마이크로프로세서의 연산부담을 덜고 처리속도 향상을 얻을 수 있다. 본 연구에서는 HDL을 이용하여 RTL 수준으로 설계한 뒤 시뮬레이션 결과와 기존의 알고리즘 처리결과를 비교하였다.

• 전기의세계
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• 제31권7호
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• pp.501-504
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• 1982

이 기술강좌를 통해서 규모가 적지않은 디지탈시스템에 적합한 체계적 설계방법을 설명하며 또 microprocessor 구조와 이것을 응용하는 디지탈 시스템설계를 공부한다. 이 첫 강좌에서는 체계적 설계방법의 네부분인 구조정의, 기계조직, 제어부분, 데이타부분을 소개한다. 이방법을 응용해서 calculator 설계를 시작한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1985년도 하계학술회의논문집
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• pp.63-65
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• 1985

• 대한전자공학회논문지TE
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• 제37권4호
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• pp.47-56
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• 2000

수학능력이 상대적으로 낮은 전문대학 학생들의 학습의용을 고취시키기 위하여 학생의 수학능력과 학습의욕을 고려한 교육과정의 연구를 수행하였다. 즉 전문대학 전자과의 교육과정을 세분야(전자통신기기 분야, 마이크로프로세서 분야, 집적회로설계 분야)로 편성하여, 전자통신기기 및 마이크로프로세서의 기본 원리를 습득하는데 중점을 두고, 국제적인 추세인 집적회로설계 분야를 이해하게 된다. 특히 국내의 빈약한 반도체 설계 분야를 활성화하기 위하여 설계기술을 집중적으로 훈련시키고 특성화하여, 반도체 설계분야의 기능화된 인력을 공급할 수 있도록 교육과정을 편성하였다.

• 한국정보통신학회논문지
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• 제8권6호
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• pp.1166-1174
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• 2004

본 논문은 TCP/IP 프로토콜 스택을 위한 RISC 기반 송신 래퍼 프로세서의 설계를 기술하였다. 설계된 프로세서는 이중 뱅크 구조를 갖는 입출력 버퍼, 32 비트 RISC 마이크로프로세서, 온라인 체크섬 계산 기능을 갖는 DMA 모듈, 메모리 모듈로 구성되어 있다. TCP/IP 프로토콜의 다양한 동작모드를 지원하기 위해 기존의 상태 머신 기반의 설계 방식이 아닌 RISC 프로세서에 기반을 둔 하드웨어-소프트웨어 공동설계 설계기법이 사용되었다. 데이터 전달 동작과 체크섬 동작의 순차적인 수행에 기인한 커다란 지변 시간을 제거하기 위해, 데이터 전달 동작과 병렬적으로 체크섬 동작을 수행할 수 있는 DMA 모듈이 채택되었다. 가변 크기의 입출력 버퍼를 제외한 프로세서는 0.35${\mu}m$ CMOS 공정 조건에서 약 23,700개의 게이트로 구성되며, 최대 동작 주파수는 약 167MHz를 가짐을 확인하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2002년도 가을 학술발표논문집 Vol.29 No.2 (3)
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• pp.571-573
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• 2002

네트워크 관련 기술들이 테라급으로 급속히 발전하고 있는데 비해, 상대적으로 네트워크의 발전 속도에 뒤지고 있는 네트워크 침입 탐지 시스템의 성능 향상을 위해서, 기존의 소프트웨어 방식으로 구현된 침입 탐지 시스템을 고속의 패킷 처리에 뛰어난 성능을 가지고 있는 네트워크 프로세서를 이용하여 재설계 및 구현하였다. 네트워크 침입 탐지 시스템에서 대부분의 수행시간을 차지하는 네트워크 패킷을 분류하고, 이상 패킷을 탐지하는 기능을 인텔의 IXP1200 네트워크 프로세서의 마이크로엔진이 고속으로 패킷을 처리하게 함으로써 네트워크 침입 탐지 시스템의 성능 향상을 도모하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.768-770
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• 2010

현대의 반도체기술은 매우 발전하여 FPGA에 주문형 반도체 기능회로를 집적할 수 있는 차원을 넘어 마이크로프로세서 기반의 시스템온칩을 설계할 수 있는 형태로 발전하였다. Xilinx 사의 SPARTAN-3E는 50만 게이트 급의 FPGA를 사용하며 소프트 코어 형태의 마이크로블레이즈(MicroBlaze) 프로세서를 사용하여 주변기기를 설계할 수 있는 버스 시스템을 갖추고 있다. 본 논문에서는 이러한 FPGA 시스템을 사용하여 간단한 마이크로콘트롤러 형태의 임베디드 시스템을 구현하는 방법에 대하여 논하고, 주변기기와 버스 프로토콜을 소개하고 이러한 형태의 임베디드 시스템의 확장성에 대해 논의한다.

• ETRI Journal
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• 제11권4호
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• pp.105-118
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• 1989

HARP(High performance Architecture for RISC type Processor)는 고유의 명령어 세트, 데이터 타입, 메모리 입출력, 예외 처리 기능을갖는 32비트 VLSI 프로세서 구조이다. 마이크로 아키텍츄어는 설계된 구조를 기대할 수 있는최고 성능을 갖도록 구조(architecture)와 구현(implementation) 사이의 최적 모델링을 통해 정의되는 구조체로서 구조의 개념 설계를 구현의 실물 설계로 변환 시켜주는 조율(tuning)모델이다. HARP의 고유한 명령어 세트를 비롯한 구조적 기능들을 최적 구현 하기위해 32비트 크기의 명령어 입력 유니트(Instruction Fetch Unit), 데이터 입출력 유니트(Data I/O Unit), 명령어/데이터 처리유니트(Instruction/Data Processing Unit), 예외 상황 처리 유니트(Exception Processing Unit)등 4개 유니트가 설계되었으며 이들 4개 유니트의 동작을 최대 속도로 유지시키기 위해 각급 주요 설계 변수들이 시뮬레이션을 통해 최적화 되었다. 유효 채널길이 $0.7\mum$급 3층 메탈 배선의 HCMOS(High performance CMOS)공정 기술을 구현 기준 기술로 사용하여 50MHz외 동작 주파수에서 최대50 MIPS(Million Instructions Per Second)의 성능을 갖도록 3단계 파이프라인이 설계되었다. 단일 위상의 50MHz클럭 입력과 동기화된 명령어/데이터 입출력을 위해 액세스 타임 20nsec이내의 고속 메모리 입출력 구조가 시뮬레이션되었으며 설계된 마이크로 아키텍츄어를 이용하여 HARP구조의 기대된 최대 성능을 검증하였다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2011년도 제43차 동계학술발표논문집 19권1호
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• pp.191-194
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• 2011

본 연구에서는 Atmel사의 AVR 마이크로프로세서에 적합하게 개발된 Java 바이트코드 인터프리터인 NanoVM을 자체 개발한 마이크로로봇에 이식하여 Java 언어 전용 로봇을 구현하였다. 따라서 마이크로프로세서의 구조와 회로를 모르는 학생들도 로봇을 프로그래밍하면서 Java 언어를 효율적으로 학습할 수 있다. 더욱이 최근 학생들의 프로그래밍언어 학습 능력이 떨어지면서 컴퓨터 관련학과의 프로그래밍언어 교육이 많은 어려움을 겪고 있다. 따라서 학생들의 프로그래밍언어 학습 동기를 부여하고 창의 공학적 프로그래밍언어 교육프로그램의 도입이 필요한 시점에서 본 연구에서 개발한 Java 로봇은 많은 기여를 할 것으로 기대된다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (3)
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• pp.71-73
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• 1998

새로운 DEC Alpha, MINPS R40001[1], PowerPC등과 같은 64-bit 마이크로프로세서는 운영체제와 응용프로그램에 매우 광활한 64-bit 주소공간(wide address system)을 제공한다. 64-bit 주소공간은 중소규모 분산 컴퓨터 시스템의 모든 데이터를 포함할 수 있는 크기이다. 이 64-bit 주소공간은 32-bit 주소공간과 다른 방법으로 활용하는 것을 가능하게 해주었다. 지금까지의 시스템과는 달리 WAS(wide address system)에서는 모든 프로세서들이 하나의 주소공간을 공유함으로서 프로세서간 자료의 공유 및 통신이 간편하게 이루어 질 수 있다. 공유된 광활한 64-bit 주소공간의 상용방안은 WAS 시스템 연구에서 매우 중요하다. 본 논문에서는 WAS 시스템의 보다 구현하기 쉬운 64-bit 주소공간의 설계에 대해서 제안한다.