• Journal of the Korea Institute of Information and Communication Engineering
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• v.9 no.6
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• pp.1211-1217
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• 2005

Current generation embedded systems are built around only a small number of SOCs, which are again based on general-purpose embedded micro-processors, such as ARM and MIPS. These RISC-based processors are not, however, designed for specific functions such as networking and multimedia processing, whose importances have increased dramatically in recent years. Network devices for small business and home networks, are especially dependent upon such SOCs based on general processors. Except for PHY and MAC layer functions, which are built with hardware, all the network functions are processed by the embedded micro-processor. Enabling technologies such as VDSL and FTTH promise Internet access with a much higher speed, while at the same time explore the limitations of general purpose microprocessors. In this paper we design a network processor, embed it into an SOC for Home gateway, evaluate the performance rigorously, and gauge a possibility for commercialization.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2004.05b
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• pp.655-657
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• 2004

채널 레벨 컨트롤러는 DWDM(Dense Wavelength Division Multiplexing) 방식의 OXC(Optical Cross Connect), OADM(Optical Add/Drop Multiplexer), 광 증폭기(EDFA : Erbium Doped Fiber Amplifier) 둥의 시스템에서 채널별 광신호의 세기를 조절하여 시스템의 신뢰성을 높이는 중요한 제어기다. 본 논문에서는 12채널 VOA(Variable Optical Attenuator) 4개를 사용하여 40채널의 광 신호 레벨을 제어할 수 있는 컨트롤러를 구현하였다. 각 채널의 광 신호 레벨을 제어하는데 하나의 마이크로 프로세서가 5개의 채널을 제어하고 총 8개의 마이크로프로세서로 40채널을 분산 제어하도록 구성하였다. 또한 외부와 통신을 하고 사용자로부터의 명령을 각각의 마이크로프로세서에 전달하기 위한 마이크로프로세서를 추가하였으며, 출력되는 광 신호의 세기를 측정하여 VOA를 제어하는데 있어서 VOA 출력에서 바로 PD(Photo Detector)로 입력하여 AWC(Arrayed Waveguide Grating) 출력에서 광 신호를 다시 분파하여 PD에 입력하는 번거로움을 개선하였다.

• The Journal of Korean Institute for Practical Engineering Education
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• v.3 no.1
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• pp.25-31
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• 2011

These days, almost all of the embedded systems have microprocessors or micro-controllers in them as their brains. So microprocessor related subjects become very important and most engineering departments have those kinds of subjects in their curriculums with practice hours. However, in most universities in Korea, the number of students in a class is more than 40 and only one teaching assistant is assigned to the class. So it is very hard job to find out an appropriate method to evaluate the students' achievements in their practice hours fairly. In this study, the author introduces some suggestions for the evaluation of the students' achievements in microprocessor practice courses. In addition to it, the author also introduces some guidelines for contents of microprocessor related subjects.

• Proceedings of the Korean Information Science Society Conference
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• 1998.10a
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• pp.15-17
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• 1998

마이크로 프로세서의 개발과정에서 성능평가의 중요성이 점차 증가하고 있다. 이것은 사용자에게 보다 설득력있는 데이터를 제공하는 의미를 가진다는 것과 함께 개발된 마이크로 프로세서의 성능향상요인을 분석해내고 또한 시스템의 설계에 프로세서의 특성을 보다 효율적으로 반영한다는 점에서 중요하다고 하겠다. 본 논문에서는 ARM 7 프로세서의 성능을 측정하기 위한 도구(시뮬레이터)의 개발에 관해 설명한다.

• 전기의세계
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• v.31 no.8
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• pp.578-585
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• 1982

첫 기술강좌에서 소개된 체계적 설계방법을 써서 calculator설계를 하는데 구조정의 기계조직, 제어순서를 결정했다. 이 강좌에서 데이타 부분과 제어부분을 설계를 끝낸다. 제어부분은 Hardwired제어와 microprogrammed 제어방법으로 설계한다.

• Proceedings of the IEEK Conference
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• 1999.06a
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• pp.345-348
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• 1999

본 논문에서는 내장형 응용에 적합한 RISC 마이크로프로세서와 DSP 프로세서의 기능을 유기적으로 결합한 구조를 연구하고 이를 설계한다. 프로그램의 크기를 줄이기 위해 RISC 명령어는 16비트 명령어 집합을 설계하고 분기 명령어로 인한 손실을 줄이기 위해 한 개의 지연 슬롯을 갖고 있다. DSP 명령어는 32비트 길이를 갖고 한 명령어로 곱셈, 덧셈(뺄셈), 두 가지 데이터 이동을 할 수 있어서 한 사이클에 최대 네 가지 동작을 할 수 있다 파이프라인 단계는 IF, ID, EX, MA, WB/DSP의 다섯 단계로 구성된다. DSP 기능을 지원하기 위해 내부 루프 버퍼를 갖고 정수 실행부에서는 주소 발생을 위한 전용 하드웨어와 DSP 유닛에서는 곱셈 및 누적 기능을 지원하기 위한 17 × 17 비트 곱셈기가 내장된다. 제안된 구조의 설계는 Verilog-HDL을 이용하여 top-down 설계 방식으로 설계되었고 각 기능 검증을 마친 후 3.3V, 0.6㎛ CMOS triple metal single poly 공정을 이용하여 합성하고 레이아웃 하였다.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.23 no.5
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• pp.35-40
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• 2023

In this paper, a serial wireless LAN virtual communication module that allows microprocessors to communicate wirelessly with other peripheral devices is developed as part of a study to build an online virtual experiment system that allows them to practice virtually anytime, anywhere in microprocessor application education in electrical and electronic control engineering. The developed module is connected to the microprocessor in the virtual experiment system through serial interface. The serial data is sent to and received from peripheral devices through the wireless LAN interface of the host computer where the virtual experiment software is being performed. In order to verify the function of the developed serial wireless LAN virtual communication module, experiments were conducted in which a microprocessor in the virtual experiment system exchanged data with an Android smartphone through a wireless LAN interface of a host computer. The developed serial wireless LAN communication module is expected to enable virtual microprocessors to communicate with surrounding real devices through wireless LAN, which can be efficiently used in microprocessor application education.

• Proceedings of the Korea Institutes of Information Security and Cryptology Conference
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• 1997.11a
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• pp.303-314
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• 1997

계산능력이 제한된 8비트 마이크로프로세서에 적합하도록 모든 기본 연산을 8비트 단위로 처리하는, 블록 크기는 64비트, 키 크기는 128비트인, Feistel 구조의 블록 암호 알고리즘을 제시한다. 이 알고리즘의 안전도는 잘 알려진 two-key triple-DES[ANSI86]나 IDEA[Lai92]와 비견할 만하며, 처리속도는 single-DES[NBS77]보다도 10∼20배 빠르다. 본 논문에서는 이 알고리즘의 설계원칙 및 안전성 분석에 대하여 설명하였고, 다른 알고리즘과의 통계적 특성 및 성능에 대해서도 비교하였다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.13 no.12
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• pp.2569-2578
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• 2009

Core-A microprocessor is the all-Korean product designed as 32-bit embedded RISC microprocessor developed by KAIST and supported by the Industrial Property Office. This paper analyze Core-A microprocessor architecture and proposes efficient method to interface Core-A microprocessor with coprocessor. To verify proposed interfacing method, the AES cryptography processor that has 128-bit key and block size is used as a coprocessor. Coprocessor and AES are written in Verilog-HDL and verified using Modelsim simulator. It except AES module consists of about 3,743 gates and its maximum operating frequency is about 90Mhz under 0.35um CMOS technology. The proposed coprocessor interface architecture is efficiency to send data or to receive data from Core-A to coprocessor.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.7
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• pp.43-52
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• 2004

This paper proposes an efficient functional verification environment of microprocessor. This verification environment consists of test vector generator part, simulator part, and comparator part. To enhance efficiency of verification, it use a bias random test vector generator. In a part of simulation, retargetable instruction level simulator is used for reference model. This verification environment is excellent to find error which is not detected by general test vector and will become a good guide to find new error type