• 한국콘텐츠학회논문지
• /
• 제18권1호
• /
• pp.10-18
• /
• 2018

본 논문은 Xilinx FPGA(Field Programmable Gate Array)에 다운로드하는 비트스트림으로부터 FPGA의 리소스 중 하나인 LUT(Look Up Table)로직을 재합성하는 방법을 제안한다. 비트스트림과 디바이스 구조는 밀접한 관계가 있기 때문에, 비트스트림을 분석하기 위해서 FPGA디바이스 구조를 분석해야 한다. 동일한 네트리스트를 사용하여 여러 가지 로직을 합성하거나, 위치를 변경하면서 로직을 합성하는 등 다양한 상황, 여러 입력 변수에 대한 비트스트림과 FPGA 디바이스 구조를 비교분석해 비트스트림 구조를 파악한다. 분석된 비트스트림 구조와 다양한 논리함수의 비트스트림을 바탕으로 하나의 LUT에 대한 진리표를 구성하고, 구성된 LUT의 진리표와 제안한 알고리즘을 기반으로 LUT의 로직을 재합성 한다. 제안한 알고리즘은 LUT에 로직을 구현할 때 사용되는 입력 핀과 출력 핀을 결정할 수 있으며, FPGA에 다운로드 되는 비트스트림으로부터 게이트 레벨의 로직회로를 얻을 수 있었다.

• 한국방송∙미디어공학회:학술대회논문집
• /
• 한국방송∙미디어공학회 2016년도 하계학술대회
• /
• pp.258-259
• /
• 2016

일반적으로 UHD 방송 편집 시스템에서 UHD 영상의 데이터양이 막대하기 때문에 실시간 전송을 위해 코덱과 함께 압축하여 편집 서버로 혹은 편집 서버로부터 스트림 형태로 전송한다. BT.1120 형태로 전송 송출된 SDI (Serial Digital Interface) 내장 음향 데이터는 영상과 달리 보조 데이터 영역에 다른 메타 데이터들과 함께 합성되어 전송 송출되기 때문에 추출 및 합성이 상대적으로 어렵다. 특히 재생을 위해서는 영상 코덱으로부터의 출력 영상과의 동기를 고려해야 하고 음향 데이터를 BT.1120 표준에 맞춰 보조 데이터 영역에 합성해야하기 때문에 개발에 어려움이 있다. 이에 본 논문은 UHD 영상/음향 데이터의 실시간 획득/재생 시스템에서의 SDI 내장 음향 데이터의 추출 및 합성을 위한 FPGA (Field Programmable Gate Array) 기반 하드웨어 플랫폼을 제안하였다. 또한, 이를 위한 음향 데이터 추출 로직과 합성 로직을 HDL(Hardware Design Language) 설계하여 FPGA 내에 탑재하고 카메라/디스플레이/편집 서버와 통합하였다. 시험 결과 4K 60fps 데이터에서 정상적으로 영상과 음향을 분리/획득 및 합성/재생하였다.

• 항공우주기술
• /
• 제12권2호
• /
• pp.131-139
• /
• 2013

본 논문은 소프트 CPU 기반의 소형 전장품 설계 및 개발에 대한 것을 다루고 있다. 소프트 CPU는 소프트웨어를 이용한 로직 합성을 통해서 FPGA 내부에 구성되는 마이크로 프로세서이다. 소형 전장품 개발을 위해 소프트 CPU중 Nios-II 프로세서를 적용하여 다양하고, 다시 구성할구 있고, 다시 조립 가능한 하부 모듈로 설계하고 개발하였다. 모듈 구조로 구성하기 위해서 메인 보드와 하부 보드 모두 전원과 데이터 버스가 공통으로 사용할 수 있도록 구성하였고, 선택적으로 사용할 수 있도록 하였다.

• 전자공학회지
• /
• 제29권1호
• /
• pp.66-72
• /
• 2002

VLSI 기술의 발전은 보다 많은 양의 로직을 단일 칩에 집적 가능하게 했고, 이는 System-on-a-chip 시대의 도래를 가능하게 했다. System-on-a-chip을 가능하게 하기 위해서는 많은 종류의 IP (Intellectual Property)가 필요하고, 공정 변환을 쉽게 하기 위해서는 합성이 가능한 RTL 설계가 절실히 요구된다. 본 논문은 이러한 요구에 부응하기 위해서 hard macro 형태의 기존의 IP로 부터 합성 가능한 IP를 자동 생성해 주는 ART(Automatic RTL Translation)로 명명된 기법에 관한 것이다. 제안된 ART 기법을 이용하여 80C52 호환의 8-bit MCU(Micro-controller Unit)의 합성 가능한 RTL model을 자동 생성하였고, 개발된 Soft IP를 이용하여 TCP/IP 전용 MCU를 표함해서 다양한 제품들을 개발하였다.

• 한국정보처리학회논문지
• /
• 제4권11호
• /
• pp.2923-2930
• /
• 1997

본 논문에서는 최근에 관심을 모으고 있는Table Look- Up형의 FPGA를 위한 다출력 함수로직 합성 알고리즘에 대해 기술한다. 본 고에서 제안하는 TLU형 FPGA를 위한 다출력 함수 로직 합성 방법은 기능적 분해 방법을 사용하였으며, 이 방법을 이용한 2가지의 새로운 알고리즘을 설명한다. 첫번째는 한 출력에 적용한 Rofh-Karp 알고리즘을 다출력에 웅용할 수 있도록 확장하였으며, 두 번째는 분해과정에서 공통 분해 함수를 찾는 효과적 인 알고리즘을 제안한다. 기술 매핑의 최적화 대상은 CLB 개수를 고려했으며, 벤치마크 테스트를 통한 일반적인 회로에 적용성 검증, 기존 알고리즘과의 성능 비교 및 개선에 대해 연구하였다. 논리 설계 합성기 구성 과정에서 새로운 알고리즘을 구현하여 실험한 결과를 기존의 다출력 함수 분해 방법과 비교하면 CLB 의 개수, 네트 수 등 성능과 수행 시간에서 매우 만족할 만한 결과를 얻었다．

• 전자통신동향분석
• /
• 제9권3호
• /
• pp.55-67
• /
• 1994

본고는 7년여에 걸쳐 수행된 주전산기 II, III 프로젝트를 통하여 습득한, CAD 시스템을 이용한 하드웨어 설계 기법 및 주전산기 설계 환경에 대해 기술한다. 특히 주전산기 III와 같은 큰 규모의 컴퓨터 시스템 설계 분야에 국내 최초로 적용된 고급 언어와 로직 합성 기법을 이용한 FPGA 및 ASIC 설계 기법에 대해 상세히 기술한다. 아울러 새로운 주전산기 IV에 적합하도록 개선된 하드웨어 설계 환경을 주전산기 II, III 수행시의 환경과 비교, 설명한다. 이로써 하드웨어 구현 부품 및 관련 기술의 변화를 적극 수용하는 CAD 시스템의 진화 과정을 보인다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2001년도 추계종합학술대회
• /
• pp.648-651
• /
• 2001

본 논문에서는 위성방송용으로 제안되고 있는 GF(2$^{8}$ )상의 8중 오류정정 (204, 188) Reed-Solomon 복호기를 설계하고 CMOS 라이브러리를 이용하여 합성하였다. Reed-Solomon 부호의 복호 알고리즘은 오증을 계산하고, 오류위치 다항식을 추한 후, 오류를 판단하여, 오류치를 구하는 4단계로 이루어 지는데, 본 논문에서는 Modified Euclid 알고리즘을 사용하여 설계가 이루어졌다. 먼저, 알고리즘과 회로의 동작을 확인하기 위해 C++로 프로그램을 작성하여 검증을 한 후, 이를 바탕으로 VLSI 설계를 위해서 Verilog HDL로 하드웨어를 기술하였다. 또한, 각 블록에 대한 로직 시뮬레이션을 거친 후, 최종적으로 Synopsys사의 합성 툴을 이용해서 회로를 합성하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2001년도 춘계종합학술대회
• /
• pp.353-356
• /
• 2001

기존의 범용시스템과 대별되는 임베디드 시스템의 수요가 급증하면서 하드웨어부분의 중심축인 임베디드 프로세서에 대한 관심이 하루가 다르게 커지고 있다. 또한 사용자들이 작고 간편하면서도 기존의 범용시스템과 같은 기능들을 가지는 높은 수준의 성능을 요구하게 됨으로서 한 칩 안에 여러 가지 기능을 함께 구현하거나 시스템을 집적하는 시스템 칩의 상품화가 이루어지고 있는 추세이다. 날로 경쟁이 치열해저 가는 비메모리 설계 분야에서 누가 더욱 우수한 반도체 관련 IP를 확보하느냐가 승패의 관건이 될 것은 당연한 일이 되었다. 된 논문에서는 기존에 성능이 검증된 SPARC 아키텍처 V8을 근간으로 한 VHDL모델을 분석하고, 시뮬레이션을 통하여 그 기능을 검증하였으며, Synopsys FC2(FPGA Compiler 2)를 이용하여 로직 합성하였으며, 그 결과를 Xilinx VIRTEX 3000 FPGA를 이용하여 구현하였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (B)
• /
• pp.232-237
• /
• 2007

컴퓨터 시스템의 설계는 알고리즘 수준의 모델링에서부터 시제품 수준까지 시스템을 구체화해 나가는 일련의 과정이다. 시스템 구현의 구체화 과정에는 단순하고 반복적인 구현이 많이 포함되며, 이 과정에서 많은 오류가 발생한다. 이러한 오류는 개발자가 알고리즘 수준에서는 드러나지 않는 복잡하고 아키텍처 의존적인 하드웨어-소프트웨어 동기화 메커니즘의 개발과 같은 시스템 구현의 구체화 과정을 모두 떠안고 있기 때문에 발생하는 것이다. 이 논문에서는, 이러한 문제를 극복하기 위하여, 알고리즘을 데이터 플로우로 모델링하면 이로부터 합성 가능한 하드웨어 플랫폼과 동기화 로직, 그리고 동기화를 위한 드라이버 소프트웨어 일제를 자동 생성하는 설계 과정을 제시하고자 한다. 제시된 설계 과정은 자체 개발한 통합 설계 도구 상에 구현되었으며, 이를 통해서 개발된 H.263 디코더 예제를 상용의 RTL 통합 시뮬레이션 도구인 Seamless CVE와, SoC 프로토타이핑 환경인 Altera Excalibur 시스템 상에서 테스트하여 그 완성도를 검증하였다.

• 해양환경안전학회:학술대회논문집
• /
• 해양환경안전학회 2006년도 춘계학술발표회
• /
• pp.59-64
• /
• 2006

본 연구는 해양사고 피해규모에 의해 우리나라 수색 구조 구역의 위험성을 평가하였다. 위험성 평가를 위해서 전문가 지식에 기반 한 퍼지로직, 내부-외부 종속법을 이용하였다. 본 연구에서 평가치 중요도 산출을 위해 이용한 퍼지로직은 퍼지 확장원리에 의한 최대최소화 합성이고, 비퍼지화는 무게중심법을 이용하였다. 평가항목에 대한 중요도 산출을 위해서는 내부-외부 종속법을 이용하였으며, 최종 종합 평가 중요도는 마아코브 분석법을 이용하였다. 그 결과 통영, 여수 수색 구조 구역의 위험성이 비교적 높은 것으로 평가되어, 향후 위험성을 경감하기 위해 많은 구조선과 구조장비가 필요 할 것으로 판단된다.