• 대한환경공학회지
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• 제38권9호
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• pp.482-496
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• 2016

하천과 호수의 부영양화로 인하여 남조류가 대량으로 증식하게 되면 고유의 생물독소로 인한 위해뿐만 아니라 정수처리 과정에서 경제적 손실을 야기할 가능성이 있다. 현재 상용화되어있는 천연조류제거제인 M사의 W.H. 응집제(이하 W.H.)는 참나무 유래 성분의 살조 및 타감작용을 이용한 응집.부상공정을 통하여 조류를 사전에 제거함으로써 정수공정에 미치는 영향을 효과적으로 저감할 수 있다. 그러나, W.H.를 활용한 응집 부상공정은 정수처리의 전처리공정으로 적용된 사례가 없기 때문에 최적주입농도의 결정기법에 대한 보고 또한 전무한 실정이다. 본 연구에서는 (1) 한강에서 채취한 복합 조류와 (2) 남조류를 선택적으로 대량 배양하여 광조건 하에서 W.H. 투여량 및 조류농도 등의 여러 조건을 변화시키면서 Jar-test를 시행하여 응집 부상공정에서의 조류의 제거기작을 검토하였다. Jar-test 결과를 바탕으로 IBM-SPSS를 활용한 다중회귀분석을 실시하여 최적 W.H. 주입농도를 결정하기 위한 Chl-a 농도와 탁도를 변수로 하는 두 가지 선형식을 도출하였다. 또한 유입수질의 변동에 따라 W.H. 주입농도를 신속하게 결정하고 자동화할 수 있는 자동제어 로직의 프로토타입(Prototype)을 제시하였다.

• 대한전자공학회논문지SD
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• 제37권1호
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• pp.67-74
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• 2000

개선된 조건 합 가산기를 이용한 저전력 고속 $54{\times}54$-bit 곱셈기를 설계했다. 지연시간을 감소시키기 위해, Booth's Encoder 없이 높은 압축 율을 갖는 압축기들과 Carry 발생블록을 분리시킨 108-bit 조건 합 가산기를 제안하였다. 또한, 지연시간과 전력소모를 최적화하기 위해 패스 트랜지스터로직을 사용한 설계기법을 제안하였다. 제안된 곱셈기는 기존 곱셈기구조에 비해 약 12%의 지연시간과 5%의 전력소모가 감소하였으며, 0.65${\mu}m$ CMOS(Single-poly, triple-metal)공정을 사용하여 $6.60{\times}6.69mm^2$의 칩 크기와 공급전압 3.3V에서 13.5ns의 지연시간을 갖는다.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2011년도 추계학술대회 초록집
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• pp.76.1-76.1
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• 2011

석탄 가스화기 내에서 슬래그의 축적에 의한 막힘 현상 등으로 발생 가능한 조업중단을 예방하기 위해 탄의 종류에 따른 슬래그의 유동을 정확히 예측하는 것은 중요하다. 슬래그의 유동은 원료인 석탄의 회 성분 조성 그리고 가스화기 온도의 영향을 크게 받는다. 회가 용융된 형태인 슬래그의 융점 특성을 파악하여 슬래그 거동을 예측하기 위해서는 회를 조성하고 있는 주성분의 비율 뿐 아니라 소량의 성분들도 고려하여야 한다. 또한, 가스화기 조업 조건 중 수증기 분압이 슬래그 점도에 미치는 변화를 파악하여 공정 조건 확립 및 슬래그 계통 제어 로직에 반영 할 수 있다. 따라서, 대표적 열화학 평형계산 프로그램인 Factsage를 이용하여 슬래그 성분의 액상선 온도를 예측해보았다. 슬래그는 회 성분의 조성에 따라 결정 슬래그와 유리 슬래그로 나눌 수 있다. 본 연구에서는 결정 슬래그로는 Alaska Usibelli 탄을, 유리 슬래그로는 Kideco 탄의 조성을 사용하여, 가스화기 조업 조건 중 수증기의 분압에 따라 석탄 슬래그의 형성 및 점도 변화에 직접적인 영향을 미치는 결정 형성에 대한 상관관계를 예측해 보았다. 또한, 슬래그 유동에 영향을 줄 수 있는 요인으로써, 석탄의 품질을 결정하는 인자인 Base/Acid Ratio, Iron in Ash, Calcium in Ash, Silica-to-Alumina Ratio, Inron-to-Calcium Ratio를 달리 변화시켜가며 슬래그 점도 변화에 직접적인 영향을 미치는 결정 형성을 예측하였다. 이 예측결과는 향후 실험 데이터와 비교하여, 슬래그 처리 부분의 모니터링에 기초 자료로 활용될 뿐 아니라, 슬래그점도 측정 시스템의 운전 파라미터를 도출하는데 이용 가능할 것이다.

• 한국정보통신학회논문지
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• 제13권3호
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• pp.531-536
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• 2009

본 논문에서는 개선된 회로를 적용한 $256{\times}256$ 픽셀 저항형 지문센서를 제안하고 있다. 단위 픽셀 수준의 센싱회로는 가변적인 전류를 전압으로 변환하여 이진 디지털 신호로 만든다. 정전기에 효과적으로 대처할 수 있는 인접 픽셀 간 전기적 차폐 레이아웃 구조를 제안하고 있다. 전체회로는 단위 센서 회로를 확장하여 ASIC 설계방식을 통하여 설계한 뒤 로직 및 회로에 대하여 모의실험을 하였다. 전체회로는 $0.35{\mu}m$ 표준 CMOS 공정규칙을 적용하여 센서블록은 전주문 방식을 적용하고 전체 칩은 자동배선 툴을 이용하여 반주문 방식으로 레이아웃을 실시하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2011년도 추계학술발표대회
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• pp.62-65
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• 2011

FPGA는 대용량의 게이트를 지원하는 하드웨어를 프로그램 할 수 있는 디바이스이다. ASIC을 위해 설계된 로직은 칩으로 제조되기 전에 검증 과정을 거친다. 이 검증 과정에서 시뮬레이션의 한계를 극복하기 위해 FPGA를 사용한 에뮬레이션 방법을 많이 채택한다. 에뮬레이션 과정에서 ASIC의 동작 속도로 검증하는 것이 바람직하지만 FPGA의 특성상 ASIC과 같은 속도로 동작하기는 쉽지 않은 것이 현실이다. 본 논문에서는 HDL 코딩 방법에 따른 FPGA의 성능 민감도를 실험하였다. 실험 및 평가를 위해 다양한 알고리즘을 가진 가산기를 이용하였고 각 가산기 종류와 비트수에 따라 Verilog-HDL을 이용하여 코딩하였으며 대표적인 FPGA 제조사(Altera와 Xilinx)별, 디바이스별로 동작 속도와 자원 사용량을 측정하였다. 실험 결과 FPGA 제조사별로 다른 경향을 보임을 확인하였다. 성능 면에서는 비트별로 다소 차이는 있지만 Altera 디바이스에서는 Ripple Carry, Carry Lookahead 가산기보다 Prefix 가산기의 성능이 우수하게 나왔다. Xilinx 디바이스에서는 예상과 달리 가산기들 사이의 성능 차이가 크게 나지 않았으며 Ripple Carry, Carry Lookahead 가산기가 Prefix 가산기보다 높은 성능을 보이는 경우도 있었다. 비용 면에서는 디바이스별로 큰 차이가 나지 않았으며 ASIC과 비슷한 성능 민감도를 보였다. 그리고 각 제조사에서 제공하는 IP(Intellectual Property) Core를 사용했을 경우는 대부분의 디바이스에서 우수한 성능을 보여 주었다. TSMC 90nm 공정 기술로 제작한 ASIC과 IP Core를 비교했을 때는 ASIC의 성능이 4배 정도 우수한 것으로 나타났다.

• 한국전자통신학회논문지
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• 제9권12호
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• pp.1345-1352
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• 2014

최근에 SoC 버스구조의 대안으로 NoC가 대두되고 있으며, NoC에서 다중클럭이 사용되어 클럭의 주파수는 같지만 clock skew 등으로 인한 위상차이가 발생하므로 데이터 전송 시에 클럭에 대한 동기회로가 사용되고 있다. 본 논문에서는 NoC 클럭의 위상차가 발생하는 경우 데이터의 손실이 발생할 수 있는 불안정상태 (metastability)를 정의하고 분석한다. 180nm CMOS 공정 파라미터를 사용하여 래치와 플립플롭을 설계하고, 1GHz 클럭을 사용하여 모의실험을 수행하였다. 모의실험 결과에서 출력에 로직 1과 0이 아닌 중간 값을 가지는 불안정상태를 래치와 플립플롭에서 확인하였다. 그리고 불안정상태 값이 상당히 긴 시간 동안 존재하여 온도, 공정변수, 전원 크기 등의 주변 환경에 의하여 출력 값이 변할 수 있어 입력값을 손실할 수 있다는 것을 확인하였으며, 이러한 결과는 NoC에서 위상차 동기회로 설계 시에 유용하게 사용될 수 있을 것이다.

• 전기전자학회논문지
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• 제2권2호
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• pp.270-277
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• 1998

네트워크 발전으로 인하여 제어시스템은 집중화에서 분산화 된 아키텍춰를 지향하고 있다. 그러나 이러한 제어시스템은 범용 운용 시스템을 기반으로 설계되어 공정처리에서 요구되는 실시간 성을 보장하기는 미흡한 점이 많아 플랜트의 제어설비로서 실시간 운영체제를 탑재한 제어시스템이 점차로 증가하고 있다. 본 논문에서는 분산제어 시스템의 기능을 위해 운영체제는 실시간 성을 보장하는 조건을 만족하도록 실시간 처리 능력, 실시간 응답의 신뢰성 및 멀티 프로세스의 기능구현에 중점을 두었으며, 이 운영체제의 바탕 위에 주요 공정처리의 기능인 루프, 로직의 가능한 처리 수를 분석하고, 이의 타당성을 검토하였다. 그리고 온라인 시 처리중인 데이터에 영향을 미치지 않는 시스템을 설계하고, 절체에 소비되는 시간을 측정 하였다.

• 한국정보통신학회논문지
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• 제16권7호
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• pp.1455-1462
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• 2012

본 논문에서는 BCD 공정 기반으로 PMIC용 고신뢰성 24비트 듀얼 포트(dual port) eFuse OTP 메모리를 설계하였다. 제안된 dynamic pseudo NMOS 로직회로를 이용한 프로그램 데이터 비교회로는 program-verify-read 모드에서 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력한다. 그래서 한 개의 PFb 핀만 테스트하므로 eFuse OTP 메모리가 정상적으로 프로그램 되었는지를 확인할 수 있다. 그리고 program-verify-read 모드를 이용하여 프로그램된 eFuse 저항의 변동을 고려한 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 회로를 설계하였다. Magnachip $0.35{\mu}m$ BCD 공정을 이용하여 설계된 24비트 eFuse OTP 메모리의 레이아웃 면적은 $289.9{\mu}m{\times}163.65{\mu}m$($=0.0475mm^2$)이다.

• 한국정보처리학회논문지
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• 제3권2호
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• pp.283-294
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• 1996

생산 공정에서 공동의 작업 범위 지역에 위치한 단위 제어 기기들에 대한 효율 적인 운영과 자원을 공유하기 위하여 네트워크 기술이 적용되어 운영되고 있다. 본 연구에 서는 발포 벽지 공정 관리의 효율화를 위하여 컴퓨터 통합 생산 방식의 표준을 기반으로 공정 라인의 이기종 PLC들의 그룹 관리를 위한 셀(cell) 시스템을 설계하고 시험운영 하였다. 본 연구에서 설계된 이기종 PLC 그룹 운영 해석은 PLC 래더 로직 프로그램에 서 데이타 패킷 크기와 노드 수의 변화로 파라미터를 선정하였으며, 이에 따른 시스템의 운영을 위한 토큰 로테이션 시간과 대기 시간의 대응된 변화값을 해석하였다. 이의 해석적 방법은 PLC 네트워크 연결의 인식 패킷의 서비스 시간, 전송 안정 여유의 오버 헤드를 고려한 M/G/1의 큐 모델로서 해석식을 유도하였으며, 셀 시스템과 PLC 그룹 관리에 적용하여 운영하였다. PLC의 스캔 타임(scan time)을 고려하여 10-20 msec 정도의 응답 하한선을 가지고 있으며 데이타 패킷의 크기는 50 바이트를 넘지 않고, 노드의 수가 40 이하이면 Jayasumana, Browaka 의 결과보다 확장되고 개선된 결과로서 네트워크가 안정되고 실시 간 처리가 가능함을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.21-27
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• 2008

본 논문에서는 CMOS $0.18-{\mu}m$ 공정을 이용한 16:1 바이너리-트리 멀티플렉서(MUX)를 기술한다. 본 MUX는 넓은 동작속도 범위와 공정-온도 변화에서도 둔감하게 동작할 수 있도록 여러 딜레이 보상 기법들을 적용하였다. 제안하는 MUX는 넓은 동작속도 범위와 공정-온도 변화에서도 셋업 마진과 홀드 마진이 최적 값인 0.5UI를 약 0.05UI의 표준편차 내에서 유지할 수 있음을 모의실험을 통하여 확인하였다. 이러한 결과는 CMOS 로직 회로의 특성이 민감하게 변화함에도 불구하고 제안된 딜레이 보상 기법이 효과적으로 적용되었으며, 따라서 회로의 신뢰성이 매우 향상되었음을 나타낸다. 본 MUX는 $0.18-{\mu}m$ CMOS 공정을 이용하여 제작되었으며, 테스트 보드로 검증되었다. 전원 전압이 1.8-V인 환경에서, MUX의 최대 data-rate과 면적은 각각 1.65-Gb/s와 0.858 $mm^2$이고, 24.12 mW의 전력을 소모하며, 출력 eye opening은 1.65-Gb/s의 동작 환경에서 272.53 mV, 266.55 ps으로 측정되었다.