• Proceedings of the Korea Information Processing Society Conference
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• 2011.04a
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• pp.1447-1448
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• 2011

초저온 액화 공정 플랜트의 정상 운전시 제어 로직을 사전에 점검할 수 있는 테스트 플랫폼을 개발하였다. 초저온 액화 공정 플랜트상의 주요 제어 대상 포안트 17 개를 선정하여 PID 및 cascade 제어 알고리즘을 구현하였으며 이를 시뮬레이터에 연결하여 제어 로직 계산 결과를 테스트하였다. 시뮬레이터에서는 제어시스템의 제어 로직에 대한 동적 반응 특성을 계산하여 제시함으로써 제어시스템의 제어 로직을 사전에 분석, 점검할 수 있도록 역할을 수행한다.

• Proceedings of the Korea Society for Energy Engineering kosee Conference
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• 1998.10a
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• pp.90-95
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• 1998

본 연구에서는 현재 운용되고 있는 bench급 석탄가스화공정 전체에 대하여 개발된 동적모델을 사용하여, 대상공정에 포함된 조작변수들의 변동에 따른 주요 공정변수들의 동특성 해석 및 대상공정의 제어로직 설계에 활용된 결과를 설명하였다. 가스화기의 부하변동에 따른 주요 공정변수들의 변동경향 및 시상수에 대한 신뢰성 있는 모사결과를 얻을 수 있었으며, 개발된 모델을 사용하여 cascade 및 ratio 방식의 온도제어로직을 설계하였고, 실공정 적용실험을 통하여 모사결과 및 안정된 운전특성을 검증할 수 있었다.

• Proceedings of the KIEE Conference
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• 2008.07a
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• pp.1669-1670
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• 2008

발전소를 포함한 플랜트 공정 제어로직 설계에서 제어대상인 공정의 특성을 파악하는 일이 중요한 출발점이라고 할 수 있다. 이 논문에는 국내 가동 중인 500MW 석탄화력발전소의 보일러 제어시스템을 교체할 목적으로 우선 현재의 제어로직을 분석한 내용을 기술한 것이다. 대상 발전소의 보일러는 관류형 초임계압 형식으로서 1990년대 초부터 건설되기 시작한 국내 표준모델 중 하나이다. 표준관류보일러의 일반특성과 제어원리에 대하여 고찰한 내용을 먼저 기술하였으며, 효과적인 제어목표를 달성하기 위해 보일러 특성을 제어로직에 반영한 증기압력제어, 급수유량제어 제어알고리듬을 차례로 기술하였다. 여기에 근거 자료 또는 참고자료로 사용된 그래프 등은 고찰대상인 실제 발전소에서 수집하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.83.2-83.2
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• 2013

정교한 생산 공정에 있어서 공정의 갑작스런 변동(Shift)나 점진적인 변화(Drift)에 대해서 얼마나 적절하게 대응하느냐는 생산 제품의 품질과 수율에 상당한 영향을 미친다. 이에 본 과제에서는 반도체 생산 공정에 따른 측정 결과를 분석하여 최상의 공정조건(Recipe)를 유지하기 위한 알고리즘을 개발하고, 개발된 알고리즘의 유효성 판단을 위한 시뮬레이션 툴을 개발하였다. 또한, 다양한 현장 조건을 충족할 수 있도록 사용자 임의의 데이타 구조를 정의하고, 기준 정보를 등록할 수 있도록 유연성이 부여된 사용자 UI를 개발하였다. 생산 설비로부터 공정 관련 데이타를 수집하고, 측정 설비로부터 계측데이타를 수집한 후, 사용자가 설계한 APC 로직에 의해 실시간 공정 제어가 가능한 시스템을 개발하여, 현장 엔지니어가 다양한 APC 로직을 설계하고 구현할 수 있도록 하였다. 현장 엔지니어용 툴은 Graphical Workflow 형태로 개발되었으며, 엔지니어가 복잡한 프로그래밍을 하지 않아도 직관적으로 설계/구현할 수 있도록 하였다. 분석을 위한 리포트 화면을 이용하여, 공정/측정 데이타에 대한 조회기능을 제공하고, Trend, Pair, X-bar 등의 다양한 분석용 챠트를 이용하여 파라미터 분석 기능을 제공하였다. 본 과제에서 증착 장비용 제어 알고리즘을 적용하여 테스트하였으며, 30% 이상의 Cpk 개선 효과를 얻을 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.3
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• pp.51-51
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• 2001

본 논문에서는 CMOS 로직과 pass-transistor logic(PTL)의 장점만을 가진 새로운 복합모드로직(Compound Mode Logic)을 제안하였다. 제안된 로직은 VLSI설계에서 중요하게 부각되고 있는 저전력, 고속 동작이 가능하며 실제로 전가산기를 설계하여 측정 한 결과 복합모드 로직의 power-delay 곱은 일반적인 CMOS로직에 비해 약 22% 개선되었다 제안한 복합모드 로직을 이용하여 고성능 32×32-bit 곱셈기를 설계 제작하였다. 본 논문의 곱셈기는 개선된 사인선택(Sign Select) Booth 인코더, 4-2 및 9-2 압축기로 구성된 데이터 압축 블록, 그리고 carry 생성 블록을 분리한 64-bit 조건 합 가산기로 구성되어 있다. 0.6um 1-poly 3-metal CMOS 공정을 이용하여 제작된 32×32-bit 곱셈기는 28,732개의 트랜지스터와 1.59×l.68 ㎜2의 면적을 가졌다. 측정 결과 32×32-bit 곱셈기의 곱셈시간은 9.8㎱ 이었으며, 3.3V 전원 전압에서 186㎽의 전력 소모를 하였다.

• Proceedings of the KIEE Conference
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• 1999.07g
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• pp.2920-2922
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• 1999

본 논문에서는 유리 용해로의 온도 제어 문제에 있어서, 퍼지 이론의 응용 방식을 제시한다. 유리용해로의 동특성을 분석하고, 이에 적합하도륵 기존 고전적인 제어기와 퍼지 로직을 결합하는 알고리듬을 제시한다. 제시된 제어기는 실제 용해로의 생산공정에 효율적으로 적용되었다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.27 no.10
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• pp.917-925
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• 2016

Schmitt Trigger logic is a gate level design method to have hysteresis characteristics to improve noise immunity in digital circuits. Dynamic Threshold voltage MOS(DTMOS) Schmitt trigger circuits can improve noise immunity without adding additional transistors but by controlling substrate bias. The performance of DTMOS Schmitt trigger logic has not been verified yet in standard CMOS process through measurement. In this paper, DTMOS Schmitt trigger logic was implemented and verified using Magna $0.18{\mu}m$ MPW process. DTMOS Schmitt trigger buffer, inverter, NAND, NOR and simple digital logic circuits were made for our verification. Hysteresis characteristics, power consumption, and delay were measured and compared with common CMOS logic gates. EM Immunity enhancement was verified through Direct Power Injection(DPI) noise immunity test method. DTMOS Schmitt trigger logics fabricated using CMOS process showed a significantly improved EM Immunity in 10 M~1 GHz frequency range.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.8
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• pp.37-43
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• 2008

This paper introduces a high-speed low-power self-timed current-mode logic (STCML) that reduces both dynamic and leakage power dissipation. STCML significantly reduces the leakage portion of the power consumption using a pulse-mode control for shorting the virtual ground node. The proposed logic style also minimizes the dynamic portion of the power consumption due to short-circuit current by employing an enhanced self-timing buffer. Comparison results using a 80-nm CMOS technology show that STCML achieves 26 times reduction on leakage power consumption and 27% reduction on dynamic power consumption as compared to the conventional current-mode logic. They also indicate that up to 59% reduction on leakage power consumption compared to differential cascode voltage switch logic (DCVS).

• Journal of the Korean Institute of Telematics and Electronics C
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• v.35C no.6
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• pp.1-8
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• 1998

In this paper, we designed a low power 8bit ELM adder with static CMOS and hybrid logic styles on a chip. The designed 8bit ELM adder with both logic styles was fabricated in a 0.8$\mu\textrm{m}$ single-poly double-metal, LG CMOS process and tested. Hybrid logic style consists of CCPL(Combinative Complementary Pass-transistor Logic), Wang's XOR gate and static CMOS for critical path which determines the speed of ELM adder. As a result of chip test, the ELM adder with hybrid logic style is superior to the one with static CMOS by 9.29% in power consumption, 14.9% in delay time and 22.8% in PDP(Power Delay Product) at 5.0V supply voltage, respectively.

• Proceedings of the Korea Society for Energy Engineering kosee Conference
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• 2000.11a
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• pp.33-38
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• 2000

IGCC(Integrated Gasification Combined Cycle) BSU(Bench Scale Unit) 석탄 가스화공정은 정상상태 조업시 약 145$0^{\circ}C$, 25기압의 고온 및 고압의 조건하에서 운전되기 때문에 설정된 운전조건을 안정하게 유지하기 위해서 이러한 조건에 상응하는 안정된 제어로직의 구성은 매우 중요한 요소이다.(중략)