• Proceedings of the Korean Information Science Society Conference
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• 2003.10a
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• pp.256-258
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• 2003

지정 레지스터 수의 증가를 최소화하는 레지스터 할당 방법은 컬러링 과정에서 좀 더 적은 수의 레지스터를 사용하도록 하기 위하여 제안된 방법이다. 이 방법은 생존 범위가 서로 복잡하게 얽혀 있을 때 다른 레지스터 할당 알고리즘 보다 우수한 결과를 보였다. Appel의 간섭 그래프들을 사용하여 제시된 레지스터 할당 방법과 Chaitin의 알고리즘을 비교할 때 500개 이상의 에지를 포함하는 그래프중에 29.7%의 그래프에서 레지스터 요구 수를 적게 요구하였다. 전체 그래프를 대상으로 한 실험에서는 9.7%의 그래프에서 Chaitin의 알고리즘 보다 레지스터를 적게 요구하였고, 노드 병합 레지스터 할당 방법보다는 2.2%의 그래프에서 레지스터 요구수의 감소를 보였다. 제시된 알고리즘은 전역 변수의 사용이 많고, 함수 코드의 길이가 긴 프로그램의 실행 성능 개선에 도움이 될 것으로 예상된다.

• Proceedings of the Korea Information Processing Society Conference
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• 2003.11a
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• pp.329-332
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• 2003

노드 병합을 이용한 레지스터 할당 방법은 그래프 감축 단계에서 블록 되었을 경우 효율적인 비용 계산을 이용하여 그래프 감축이 지속될 가능성을 발생시키는 방법이다. 이와 함께 지정 레지스터 수의 증가를 최소화하는 레지스터 할당 방법은 컬러링 과정에서 좀더 적은 수의 레지스퍼를 사용하도록 하기 위하여 제안된 방법이다. 이 두 가지 알고리즘을 함께 적용한 경우 기존의 레지스터 할당 알고리즘 보다 우수한 결과를 보였다. Appel 의 간섭 그래프들을 사용하여 제시된 레지스터 할당 방법과 Briggs의 알고리즘을 비교할 때 500 개 이상의 에지를 포함하는 그래프중에 5.81%의 그래프에서 레지스터 요구 수가 감소되었다. 제시된 알고리즘은 코드 길이가 길거나 사용가능한 레지스터 수가 적은 경우에 좋은 성능을 가져올 것으로 예측한다.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10a
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• pp.400-402
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• 1999

그래프 분할을 사용한 레지스터 할당과 Chaitin의 레지스터 할당 방법의 성능을 비교하였다. 실험 데이터로 Appel이 제시한 간섭 그래프를 사용하였고, 각 알고리즘에서 요구되는 최소 레지스터 수를 비교하였다. 그 결과 그래프 분할을 사용한 방법에서 더 적은 수의 레지스터가 요구되었다. 가용 레지스터가 제한되어 있는 경우, 레지스터 요구 수가 감소되면 삽입되는 대피 코드의 수도 감소된다. 대피 코드의 발생이 줄어들면 메모리를 참조하는 인스트럭션의 수가 감소하여 실행시간을 단축시킬 수 있다. 따라서 컴파일러의 최적화 단계에서 그래프 분할 방법을 사용한 레지스터 할당으로 성능 향상을 기대할 수 있다.

• Journal of IKEEE
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• v.7 no.2 s.13
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• pp.166-171
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• 2003

In this paper, we propose a minimal power data path allocation algorithm for low power circuit design. The proposed algorithm minimizes switching activity for input variables in scheduled CDFG. Allocations are further divided into the tasks of register allocation and module allocation. The register allocation algorithm execute that it eliminate spurious switching activity in functional unit and minimize the numbers of multiplexer. Also, resource allocation method selects a sequence of operations for a module such that the switching activity is reduced. Therefore, the algorithm executes to minimize the switching activity of input values, sequence of operations and number of multiplexer. Experimental results using benchmarks show that power is reduction effect from 13% to 17% power consumption, when compared with the Genesis-lp high-level synthesis system.

• Journal of KIISE:Software and Applications
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• v.28 no.2
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• pp.201-209
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• 2001

고성능 마이크로 프로세서들은 성능 향상을 위해 ILP를 지원한다. 병렬성을 극대화시키기 위해서는 많은 성능 저해 요인들을 제거해야 한다. 최근에는 컴파일러의 역할을 증대시켜 이러한 요인들을 줄이기 위한 노력들이 활발히 진행되고 있다. 본 논문에서는 성능 저해 요인인 조건 분기 처리를 위하여 조건 실행과 레지스터 할당을 결합함으로써 메모리로의 대피를 최소화하고 병렬성을 향상시킬 수 있는 개선된 레지스터 할당 알고리즘을 제안한다. 제안한 방법을 적용하여 실험한 결과 간섭 그래프의 에지수가 4.47% 감소되었고 그 결과 요구되는 대피 변수의 수도 21.35% 감소되었다. 그리고 기존의 방법에 비해 19.38%의 성능 향상 결과를 얻었다. 결국 본 레지스터 할당 기법은 조건 실행을 통해 조건 분기 명령을 제거하여 기본 블록 내의 명령어 수를 증가시켜 병렬처리의 기회를 증진시키고 조건 분석을 통해 간섭 그래프의 불필요한 에너지를 제거시켜 보다 효율적인 레지스터 할당을 실현함으로써 제안한 방법의 타당성을 검증하였다.

• The Journal of The Korea Institute of Intelligent Transport Systems
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• v.9 no.3
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• pp.85-93
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• 2010

This paper proposes a new dynamic hardware allocation and binding algorithm of a simultaneous allocation and binding for SOC design automation. The proposed algorithm works on scheduled input graph and simultaneously allocates binds functional units, interconnections and registers by considering interdependency between operations and storage elements in each control step, in order to share registers and interconnections connected to functional units, as much as possible. This paper shows the effectiveness of the proposed algorithm by comparing experiments to determine number of function unit in advance or by comparing separated executing allocation and binding of existing system.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.7B
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• pp.996-1005
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• 2001

본 논문에서는 ASIC 벤더의 셀 라이브러리와 MUX-based FPGA에 있는 고정된 입력을 갖는 연결구조의 수를 최소화하는 하드웨어 할당 알고리듬을 제안한다. 제안된 할당 알고리듬은 연산자간을 연결하는 신호선이 반복적으로 이용되어 연결 신호선 수가 최소가 될 수 있도록 연산자를 할당한다. 연결 구조를 고려한 이분할 그래프에 가중치를 설정하고 변수와 레지스터간의 최대 가중치 매칭을 구함으로써 레지스터 할당을 수행한다. 또한 연결구조에 대한 멀티플렉서의 중복 입력을 제거하고 연산자에 연결된 멀티플렉서간의 입력을 교환하는 입력 정렬 과정으로 연결구조를 최소화한다. 벤치마크 실험을 통하여 제안된 알고리즘의 효용성을 보인다.

• The KIPS Transactions:PartA
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• v.18A no.6
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• pp.265-270
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• 2011

Even though 32-bit ISA based microprocessors are widely used more and more, 16-bit ISA based processors are still being frequently employed for embedded systems. Intel 8086, 80286, Motorola 68000, and ADChips AE32000 are the representatives of the 16-bit ISA based processors. However, due to less expressiveness of the 16-bit ISA from its narrow bit width, we need to execute more 16-bit instructions for the same implementation compared to 32-bit instructions. Because the number of executed instructions is a very important factor in performance, we have to resolve the problem by improving the expressiveness of the 16-bit ISA. In this paper, we propose a new pair register allocation algorithm to enhance an original graph-coloring based register allocation algorithm. Also, we explain about both the performance result and further research directions.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.36C no.4
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• pp.17-29
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• 1999

This paper presents a high level synthesis method targeting low power consumption for data-dominated CMOS circuits (e.g., DSP). The high level synthesis is divided into three basic tasks: scheduling, resource and register allocation. For lower power scheduling, we increase the possibility of reusing an input operand of functional units. For a scheduled data flow graph, a compatibility graph for register and resource allocation is formed, and then a special weighted network is then constructed from the compatibility graph and the minimum cost flow algorithm is performed on the network to obtain the minimum power consumption data path assignment. The formulated problem is then solved optimally in polynomial time. This method reduces both the switching activity and the capacitance in synthesized data path. Experimental results show 15% power reduction in benchmark circuits.

• The Journal of The Korea Institute of Intelligent Transport Systems
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• v.6 no.3
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• pp.165-173
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• 2007

In this paper, we propose a new minimum resources allocation algorithm for optimal design automation. In the proposed algorithm, the operation are allocated to functional units so that the number of interconnection wires between functional units can be minimized. The registers are allocated to the maximal clusters generated by the minimal cluster partitioning algorithm. Finally, the interconnection is minimized by removing the duplicated inputs of multiplexers and exchanging the inputs across multiplexers. The efficiency of the proposed allocation algorithm is shown by experiments using benchmark examples.