• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2012년도 추계학술대회
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• pp.391-392
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• 2012

항로표지의 원격 관리를 VHF, CDMA, TRS의 경로설정 최적화(Path Optimization) 기능을 갖는 하이브리드 통신을 이용하면 개별 통신 방식별로 음영지역이 존재하는 경우에도, 최적의 통신방식을 선택하여 통신을 수행하게 됨으로써, 통신 음영지역의 해소가 가능하다. 또한 통신장치마다 동일한 데이터 프레임을 사용함으로써 데이터의 호환성을 높였다. 실험은 30일 동안 각 부표에서 매 5분마다 데이터를 취득하였으며, 데이터 수신율은 99.4 % 이상을 보였다.

• 전자공학회논문지D
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• 제36D2호
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• pp.48-54
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• 1999

차세대 CMOS용 구조에서 래치업 특성을 최소화하는 고에너지 이온주입을 이용한 retrograde well과 게더링(매몰층)의 최적 공정 설계 변수 값들을 구했다. 본 논문에서는 두 가지의 모의 모델 구조를 제안하고, Silvaco사의 Athena와 Atlas 툴에 의한 모의실험 결과를 비교 분석하였다. 첫 번째 모델은 게더링층과 retrograde well,을 조합한 구조이며 트리거전류가 600 ${\mu}A/{\mu}m$ 이상의 결과를 얻었고, 두 번째 모델은 twin retrograde well을 이용하여 유지전류가 2500${\mu}A/{\mu}m$ 이상의 결과를 얻었다. 모의실험결과 두 모델 모두 도즈량이 많을수록 패치업 면역 특성이 좋아짐을 보았다. 모의실험 조건에서 두 모델 모두 n'-p' 간격은 2${\mu}m$로 고정하였다.

• 대한기계학회논문집A
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• 제38권11호
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• pp.1215-1220
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• 2014

회로차단기에서 가장 중요한 성능은 전기시스템의 이상전류를 신속하게 차단하는 것이다. 이러한 차단시간은 조작기구의 동적 특성에 의한 영향을 받는다. 따라서 회로차단기의 차단시간 단축을 위해서는 조작기구의 최적화가 이루어져야 한다. 본 논문의 가스회로차단기의 조작기는 스프링으로 구동되며 여러 개의 Latch 로 구성되어있다. Latch 들의 상대적 위치와 길이로 정의된 각 설계변수의 차단시간에 대한 영향을 분석하고 이 결과를 통해 설계변수를 선정하여 ADAMS 와 VisualDOC 의 연동을 통해 최적화를 수행하였다. Latch 들의 최적화를 통해 약 22.5% 개극시간을 향상을 확인하였다.

• 한국정보과학회논문지:데이타베이스
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• 제30권1호
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• pp.80-94
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• 2003

이 논문에서는 질의의 지연을 최소화하는 효율적인 동시성제어 알고리즘을 제안한다. 다차원 색인구조에서 탐색연산을 지연시키고 전체적인 동시성을 떨어뜨리는 주 요인은 노드 분할과 MBR 변경연산이다. 제안하는 알고리즘에서는 분할 연산에 의한 질의의 지연을 최소화하기 위해 분할 노드에서의 배타 잠금 시간을 최소화한다. 분할 전체 기간동안 노드에 배타 래치를 획득하는 것이 아니고 분할 과정중 노드의 물리적인 분할 단계에서만 배타 래치를 획득한다. 또한, MBR 변경 시 발생하는 질의의 지연을 줄이기 위해 부분 잠금 결합(PLC: Partial Lock-Coupling)을 사용한다. PLC 기법은 MBR 증가 연산에 비해 상대적으로 발생 빈도가 적은 MBR 감소 연산에서만 잠금 결합을 수행하여 동시성을 향상시킨다. 성능평가를 위해 제안하는 알고리즘과 링크 기법을 기반으로 하는 기존의 동시성 제어 기법을 바다-III DBMS의 자료저장 시스템인 MIDAS-III상에서 구현한다 다양한 환경에서의 성능평가를 통해 제안하는 알고리즘이 기존의 동시성 제어기법보다 처리율 및 응답시간에서 뛰어난 성능을 나타냄을 보인다.

• 한국전자통신학회논문지
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• 제9권12호
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• pp.1345-1352
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• 2014

최근에 SoC 버스구조의 대안으로 NoC가 대두되고 있으며, NoC에서 다중클럭이 사용되어 클럭의 주파수는 같지만 clock skew 등으로 인한 위상차이가 발생하므로 데이터 전송 시에 클럭에 대한 동기회로가 사용되고 있다. 본 논문에서는 NoC 클럭의 위상차가 발생하는 경우 데이터의 손실이 발생할 수 있는 불안정상태 (metastability)를 정의하고 분석한다. 180nm CMOS 공정 파라미터를 사용하여 래치와 플립플롭을 설계하고, 1GHz 클럭을 사용하여 모의실험을 수행하였다. 모의실험 결과에서 출력에 로직 1과 0이 아닌 중간 값을 가지는 불안정상태를 래치와 플립플롭에서 확인하였다. 그리고 불안정상태 값이 상당히 긴 시간 동안 존재하여 온도, 공정변수, 전원 크기 등의 주변 환경에 의하여 출력 값이 변할 수 있어 입력값을 손실할 수 있다는 것을 확인하였으며, 이러한 결과는 NoC에서 위상차 동기회로 설계 시에 유용하게 사용될 수 있을 것이다.

• 전자공학회논문지C
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• 제36C권12호
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• pp.20-26
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• 1999

QPSK 통신 방식의 고속 통신 단말기에 필요한 저 전력 3V 6-bit 100MSPS CMOS ADC를 설계하였다. 제안된 ADC는 폴딩 블록, 래치 블록과 디지털 블록으로 구성하였다. 인터폴레이션 블록에서 pMOS를 전류원과 캐스코드형태로 합성하여 기존의 블록보다 선형적인 폴딩신호를 얻었으며 Kickback를 감소시키는 새로운 래치구조로 고속 ADC를 구현하였다. 설계된 칩의 Post-layout 시뮬레이션을 통하여 각 부분의 성능을 평가하였으며, 0.65um 2-poly 2-metal CMOS 공정으로 칩을 제작하였다. 제작된 칩은 대략 $1500{\mu}m{\times}1000{\mu}m$의 유효 칩 면적을 가지며, 실험결과 100MSPS의 속도로 3V 전원에서 40mW의 전력을 소모하며 INL은 ${\pm}0.6LSB$ 이내, DNL은 ${\pm}0.5LSB$ 이내, SNDR은 10MHz 입력 주파수에서 약 33dB의 실험결과를 얻었다.

• 한국정보과학회논문지:데이타베이스
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• 제29권3호
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• pp.159-167
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• 2002

최근 메타데이타의 주요 논쟁점으로 메타데이타의 표준화 문제가 등장하고 있다. 새로운 표준화 방향으로 인한 메타데이타의 확장성은 기존 메타데이타 관리 기법의 변화를 요구하게 되었다. 즉, 동적인 자료의 일관성 있는 저장과 유지방안이 필요하게 되었다. 이에, 본 논문서는 새로운 표준화 형태의 메타데이타 특징들을 정의하고, 이러한 특징들을 만족하는 병행수행 제어 기법인 2 버전 래채 법(Two Version Latch : 2VL)을 제안한다. 2VL은 래치를 사용하여 2 버전을 유지한다. 이러한 기법은 판독과 기록 연산간의 충돌을 최소화하고, 불필요할 로크의 소유를 제거함으로써 리프레쉬 지연을 최소화한다. 따라서, 기존 메타데이타 관리 기법에 비해서 판독 연산에 있어서의 빠른 응답시간과 높은 최근성 반영률을 제공한다. 성능 평가를 통해, 2VL 알고리즘이 메타데이타 관리에 있어서 기존의 알고리즘에 비해 좋은 성능을 가짐을 보인다.

• 대한전자공학회논문지SD
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• 제37권10호
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• pp.65-72
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• 2000

본 논문에서는 다이나믹 래치 형태의 비교기의 입력 오프셋을 줄이는 효과적인 방법을 제안한다. 기존 논문에서 고려된 원하지 않는 정궤환에 의한 오프셋 뿐 아니라, charge injection 부정합에 따른 오프셋을 정확하게 분석하였으며 이를 최소화하기 위하여 샘플링 구간 전에 비교기 양 입력단을 같은 전압으로 초기화하기 위한 수위치를 추가하였다. 제안된 회로는 0.65${\mu}m$ CMOS 공정 파라미터로 모의 실험 되었으며, 5v의 단일 전원 전압으로 동작하고, 200MHz 샘플링 주파수에서 5mV 이하의 오프셋 전압을 가진다. 특히 입력 저항을 $5k{\Omega}$일 때 기존 논문에 비해 약 80%의 입력 오프셋이 개선됨을 모의 실험을 토하여 확인하였다.

• 대한전자공학회논문지SD
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• 제38권1호
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• pp.55-68
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• 2001

본 논문에서는 기존의 P(캐리전파)/G(캐리발생) 블록을 가진 ALU구조에서 발생되는 글리칭 전력소모를 최소화시킨 새로운 구조에 대해서 기술한다. 일반적으로 회로에서 발생되는 많은 글리치가 다음 단 회로로 전파될 때, 필요 없이 많은 전력소모가 발생된다. 따라서 본 논문에서는 ALU의 P/G 블록에서 발생되는 글리치를 제거하는 구조를 제안하였다. P/G블록에서 글리치가 제거되면 다음 단인 Sum 발생 블록에서 글리치에 의한 신호천이가 줄어들고, 이에 따라 전력소모가 줄어든다. P/G 블록의 출력 단에 발생되는 글리치 제거를 위해, 기존의 P/G블록내에 래치를 삽입하였다. 래치의 인에이블 신호는 P/G블록의 출력 인에이블 시간을 제어함으로써, P/G블록의 출력 단의 글리치를 제거시키는 역할을 한다. 16비트 ALU를 구현하여 HSPICE로 모의 실험한 결과, 제안한 구조는 지연시간의 증가가 거의 없으면서 약 28%의 글리칭 전력소모가 감소되었다.

• 한국소프트웨어감정평가학회 논문지
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• 제16권2호
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• pp.109-115
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• 2020

본 논문에서는 어댑터나 배터리에 의해 단일전원을 공급받는 IT기기에서, 저렴한 buck 소자를 이용해 마이너스 전압을 발생할 때 발생하는 문제점을 분석하였다. 원인 분석을 위해 buck 소자의 동작원리와 inverter 회로의 원리를 살펴보고, buck 소자를 이용해 inverter 회로를 구성했을 떄의 회로적 특성을 분석하였다. 분석 결과 buck 소자를 이용한 inverter회로는 초기에 큰 기동전류가 필요함을 확인하였으며, 특히 전원을 공급하는 회로에서 기동전류에 미치지 못하는 전류용량일 경우 래치 업 현상과 유사한 상태에 빠질 수 있음을 확인하였다. 분석결과를 확인하기위해 실험회로를 구성하고 입력전류를 확인한 결과, 공급전류가 충분한 경우 과전류가 흐르면서 기동됨을 확인하고, 공급전류가 충분치 않은 경우에는 회로가 기동하지 못해 래치 업 현상이 발생해 회로 전체가 위험상태에 도달함을 확인하였다.