• 한국통신학회논문지
• /
• 제15권7호
• /
• pp.628-637
• /
• 1990

본 연구에서는 고속의 병렬 알고리즘을 이용하여 실시간 디지털 신호를 처리할 수 있는 16x16 고속의 CMOS 승산기를 설계하였다. 설계된 병렬 승산기는 modified Booth's 알고리즘과 Ling's approach를 이용하여 4열의 가산기와 8개의 Booth 디코더로 구성하였으며, 2's complement의 데이터와 계수를 처리할 수 있도록 설계하였다. 또한 VLSI 구현에 적합하도록 modulrity하고 regularity하게 모든 회로를 설계하고 규칙적으로 내부 배열을하여 testavility가 용이하도록 설계하였다.

• 한국광학회지
• /
• 제9권5호
• /
• pp.291-299
• /
• 1998

고화질 프로젝션 TV에서 광학부품들이 가격 및 성능면에서 경쟁력을 갖춘 최적의 시스템을 설정하고, 그로부터 현재 방송규격인 NTSC 및 향후에 시행될 디지털 TV에 공용적용할 투사렌즈를 설계 개발 하였다. 플라스틱 렌즈 2매와 구면 glass 렌즈 1매로 구성된 투사렌즈에 대해, 3차 수차가 모두 보정된 초기설계치로부터, 플라스틱 렌즈의 비구면화, 공차를 고려한 최적화 설계, 그리고 온도보상등의 과정을 통해 설계 하였다. 최종적으로 개발된 렌즈의 구현가능한 화면크기는 40∼50인치, 해상도는 800TV-line 이상 이다.

• 한국정보과학회논문지:소프트웨어및응용
• /
• 제31권10호
• /
• pp.1364-1373
• /
• 2004

진화 하드웨어(Evolvable Hardware)는 환경에 적응하여 스스로 구성을 변경할 수 있는 하드웨어로 생산성 향상 및 독창적 회로설계를 위해 최근 널리 연구되고 있다 하지만, 하드웨어의 복잡도가 증가할수록 진화를 위해 탐색해야 하는 해공간의 크기가 기하급수적으로 증가하기 때문에 아직까지 복잡한 하드웨어에 대해서는 좋은 활용방안을 찾지 못하고 있다. 이 논문에서는 좀더 효율적인 설계를 위하여 복잡한 하드웨어를 모듈별로 나누어 진화시키는 방법을 제시한다. 몇 가지 회로를 기존 회로 진화 설계방식과 제시하는 모듈진화 방식으로 실험하여 비교한 결과 약 50배에서 1,000배까지의 세대절약 효과를 얻을 수 있었으며, 좀더 최적화된 하드웨어를 얻을 수 있었다.

• 디지털콘텐츠
• /
• 8호통권3호
• /
• pp.40-45
• /
• 1993

"본 글에서는 실제 데이터베이스의 구축단계 중 첫번째인 기획단계에 있어서 데이터베이스시스템을 구성하는 서브시스템들의 기본적인 설계 방향과 이들 시스템을 구축하는데 필요한 조직, 인력, 예산 등을 설정하는 개념설계 방법을 설명하고, 이에 기획안을 효과적으로 표현하기 위한 사업계획서 작성방법에 관하여 주로 인하우스DB에 촛점을 맞추어 앞으로 3회에 걸쳐 소개하고자 한다."

• 디지털콘텐츠
• /
• 11호통권66호
• /
• pp.86-92
• /
• 1998

마이크로소프트의 Active-X 및 선마이크로시스템즈의 Java 관련 기술, 인터넷 기반의 컴포넌트 소프트웨어 기술등 개방형, 분산, 객체 기술을 활용한 정보시스템 구축이 일반화될 전망이다. 이 글에서는 객체기술을 이용한 정보시스템 구축에 관련된 개발환경 및 개발도구 등을 소개하고, 그 활용방법 및 업무분석/설계방법(객체지향 분석/설계 방법)을 논의하고 그 활용사례 등을 6회에 걸쳐 기술한다.

• 한국정보통신학회논문지
• /
• 제25권11호
• /
• pp.1627-1634
• /
• 2021

본 논문은 저전력 뉴럴 네트워크 가속기 SOC를 위한 아날로그 Convolution Filter용 저전력 초소형 ADC 회로 및 칩 설계 기술을 소개한다. 대부분의 딥러닝의 학습과 추론을 할 수 있는 Convolution neural network accelerator는 디지털회로로 구현되고 있다. 이들은 수많은 곱셈기 및 덧셈기를 병렬 구조로 구현하며, 기존의 복잡한 곱셉기와 덧셈기의 디지털 구현 방식은 높은 전력소모와 큰 면적을 요구하는 문제점을 가지고 있다. 이 한계점을 극복하고자 본 연구는 디지털 Convolution filter circuit을 Analog multiplier와 Accumulator, ADC로 구성된 Analog Convolution Filter로 대체한다. 본 논문에서는 최소의 칩면적와 전력소모로 Analog Accumulator의 아날로그 결과 신호를 디지털 Feature 데이터로 변환하는 8-bit SAR ADC를 제안한다. 제안하는 ADC는 Capacitor Array의 모든 Capacitor branch에 Split capacitor를 삽입하여 모든 branch의 Capacitor 크기가 균등하게 Unit capacitor가 되도록 설계하여 칩면적을 최소화 한다. 또한 초소형 unit capacitor의 Voltage-dependent capacitance variation 문제점을 제거하기 Flipped Dual-Capacitor 회로를 제안한다. 제안하는 ADC를 TSMC CMOS 65nm 공정을 이용하여 설계하였으며, 전체 chip size는 1355.7㎛², Power consumption은 2.6㎼, SNDR은 44.19dB, ENOB는 7.04bit의 성능을 달성하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2005년도 춘계종합학술대회
• /
• pp.1008-1012
• /
• 2005

최근 디지털 카메라, 영상관련 디지털 기기들의 증가와 DMB(Digital Multimedia Broadcasting)의 시작으로 영상 처리 분야의 중요성이 점차 높아지고 있으며, 적절히 교정하지 못한 영상은 너무 밝거나 또는 너무 어둡게 보일 수 있기 때문에 영상을 컴퓨터 스크린에 정확하게 표현하는 감마교정은 영상을 디스플레이 하는 장치에서 더 많은 비중을 차지하고 있다. 본 논문에서는 영상 입력 장치 또는 카메라 이미지 센서로부터 얻은 Bayer Data 가 전처리 과정에서 수행하는 감마교정에 대해 이해하고, ROM에 감마 값을 고정하여 수행하지 않았다. 구간 선형 알고리즘을 이용한 하드웨어적인 처리를 수행하는 감마 교정을 구현하고자 한다. 이를 위해서 Visual C++을 이용하여 소프트웨어적인 구현과 구간 선형법 알고리즘을 이용한 구현을 검증한 후, 구간 선형 알고리즘을 적용한 감마 교정을 하드웨어로 설계 후, Modelsim6.0a를 이용하여 데이터를 검증한다.

• 한국정보통신학회논문지
• /
• 제17권2호
• /
• pp.378-384
• /
• 2013

본 논문에서는 칩 내부의 온도를 측정하기 위한 CMOS 온도 센서가 제안된다. 제안하는 온도 센서는 칩 내부의 온도에 비례하는 전압을 생성하는 proportional-to-absolute-temperature (PTAT) 회로와 디지털 인터페이스를 위한 4-비트 아날로그-디지털 변환기로 구성된다. 소면적을 가지는 PTAT 회로는 CMOS 공정에서 vertical PNP 구조를 이용하여 설계된다. 온도변화에 둔감한 저전력 4-비트 아날로그-디지털 변환기를 구현하기 위해 아날로그 회로를 최소로 사용하는 축차근사형 아날로그-디지털 변환기가 이용되며, 이를 위해 커패시터-기반 디지털-아날로그 변환기와 시간-도메인 비교기를 이용한다. 제안된 온도 센서는 2.5V $0.25{\mu}m$ 1-poly 6-metal CMOS 공정에서 제작되었고, $50{\sim}150^{\circ}C$ 온도 범위에서 동작한다. 구현된 온도 센서의 면적과 전력 소모는 각각 $130{\times}390{\mu}m^2$과 $868{\mu}W$이다.

• 한국정보과학회논문지:시스템및이론
• /
• 제34권8호
• /
• pp.327-336
• /
• 2007

비용 효과가 좋은 디지털 시스템을 설계하기 위하여, 트랜지스터 수준부터 RTL 수준까지 최적화를 위한 다양한 설계 방법이 연구되어 왔다. 가산기는 디지털 시스템에서 가장 기본적인 산술연산을 수행하는 필수 회로로서, 전체 시스템의 성능에 영향을 줄 수 있다. 본 논문에서는 최적의 가산기를 설계하기 위하여 상위수준에서 연구하였다. 결과로 혼합 가산기 구조를 제안하고 이를 정수 선형 프로그래밍(ILP: integer liner programming)을 이용해 수학적으로 모델링한다. 혼합 가산기 구조는 다양한 캐리 전달 방식을 가진 가산기 블록을 선형적으로 연결한 구조로서, 사용된 가산기 블록의 종류와 개수에 따라 다양한 가산기 조합이 발생한다. 이러한 조합에 의해 확장된 가산기의 설계공간을 탐색함으로써, 단일 타입의 가산기만을 고려한 것보다 나은 최적의 가산기를 설계할 수 있다. 제안한 혼합 가산기 구조와 ILP를 이용한 최적화 기법은 연산시간과 회로면적 등의 특성이 다른 가산기 IP(intellectual property)들을 비트 수준에서 재합성하기 때문에, 보다 미세한 수준에서 최적화를 수행할 수 있다.

• 한국지능시스템학회:학술대회논문집
• /
• 한국퍼지및지능시스템학회 1995년도 추계학술대회 학술발표 논문집
• /
• pp.243-248
• /
• 1995

본 논문에서는 신경회로망의 학습능력을 이용하여 AC 모터의 속도제어에 이용된 기 존의 PI제어기의 문제점을 보완하고자 한다. 기존의 아날로그 PI제어기에서는 각 비례, 적분 파라메타를 개발자가 조정하여 고정하면 부하가 변동될 경우 적응성이 떨어지는 문제점을 안고 있었다. 본 논문에서 제시된 디지털 신경망제어기는 학습을 통해 새로운 환경에 적응 가능하다는 점에 가정하여 설계하고 성능을 비교 평가하였다. 본 논문에서 사용된 신경회로 망의 구조는 신경망중에서 가장 범용적으로 사용되는 다층 퍼셉트론 모델구조를 선택하였 다. 신경망 제어기장치로는 인텔 8097 마이크로 콘트롤러를 이용하였다.