• 전자공학회논문지
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• 제51권11호
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• pp.11-18
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• 2014

무선 센서 네트워크에서 다중 흐름들 (multiple flows) 이 동시에 발생하여 sink 노드로 전달되는 과정에서 기존의 duty cycling 기반의 단일 채널 센서 네트워크 MAC 프로토콜들은 경쟁 (contention) 과 충돌 (collision) 로 인한 심각한 성능 저하를 보인다. 본 논문에서는 이러한 문제점을 해결하기 위해서 다중 채널을 활용하는 Multi-Channel Pipelining (MCP) 기법을 제안한다. 본 논문은 종단 간 지연시간 (end-to-end latency) 을 최소화하기 위해서 다중 홉 상에 노드들의 wake-up 스케줄에 시차를 두는 SDPS (Staggered Dynamic Phase Shift) 알고리즘과 에너지 효율성을 최적화하기 위한 PLI (Phase-Locking Identification) 알고리즘을 제안한다. 이러한 방법을 바탕으로 다중 흐름들은 다중 채널에서 동적으로 파이프라인 (pipeline) 되어 처리됨으로써 성능이 향상된다. Qualnet 시뮬레이션을 통해 본 논문에서 제안하는 MCP 기법이 기존의 센서 네트워크 MAC 프로토콜들 보다 듀티 사이클 (duty cycle), 종단 간 지연시간, 패킷 전달율 (packet delivery ratio), 통합 처리량(aggregate throughput) 관점에서 성능을 향상시킴을 보였다. 또한, MCP 의 듀티 사이클과 종단 간 지연시간을 위한 분석 모델을 제안하고 시뮬레이션을 통해 검증하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제15권11호
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• pp.846-850
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• 2009

최근 환경 모니터링, 스마트 빌딩, 의료 분야, 농업 분야 등에서 센서 네트워크가 널리 활용되고 있다. 센서 노드는 배터리로 동작한다. 넓은 지역에 배포된 센서 노드의 배터리를 주기적으로 교체하는 것은 불가능하기 때문에 에너지는 센서 네트워크에서 가장 중요한 자원이다. 따라서, 센서 데이터를 수집하는 동안 네트워크 수명을 연장시키기 위한 에너지 효율적인 메커니즘에 대한 연구는 필수적이다. 대표적인 연구로는 송수신하는 데이터의 크기를 줄이기 위한 데이터 압축 기법과 통신간 충돌을 방지하여 에너지 사용의 효율을 높이기 위한 MAC 프로토콜 기법이 있다. 기존 데이터 압축 기법은 센서 데이터의 공간 또는 시간적인 연관성을 이용하며, 기존 MAC 프로토콜은 TDMA, FDMA, CDMA 등의 방법을 통해 데이터의 충돌을 방지한다. 본 논문에서는 MAC 프로토콜 중 하나로 널리 사용되고 있는 TDMA 스케줄을 조정하여 송수신되는 센서 데이터의 크기를 줄이는 새로운 압축 기법을 제안한다. 제안하는 기법은 데이터 전송 시점을 이용하여 센서의 측정값을 인코딩하여 데이터의 크기를 줄이고, 동적으로 시간 슬롯을 할당함으로써 발생되는 전송 지연을 줄인다. 시뮬레이션을 통해 제안하는 기법의 성능 평가를 수행하였으며, 실험 결과, 기존 데이터 수집 기법에 비해 통신 비용이 약 52% 감소하였다.

• 한국정보과학회논문지:시스템및이론
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• 제30권9호
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• pp.512-522
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• 2003

시분할 FPGA는 회로가 동작하는 중 회로의 기능을 재구성할 수 있는 동적 재구성 기능을 갖춘 FPGA 칩이다. 따라서 이러한 칩을 위한 회로 합성 기법에서는 주어진 논리 회로를 각각 다른 시간대에 수행할 여러 개의 부분회로로 분할한 후, 동일한 하드웨어 회로를 시간차를 두고 공유하도록 해야 한다. 기존의 연구에서는, 칩의 제한된 용량 문제를 해결하기 위해, 동일 시간대에 필요한 자원으로서 각 세부 함수를 수행하는 LUT(Look-Up Table)의 개수와 LUT의 출력 결과를 다른 시간대에 사용하기 위해 그 결과를 임시 저장하는데 필요한 마이크로 레지스터(micro register)의 개수를 최소화하는 데 중점을 두고 있다. 본 논문에서는 시분할 FPGA 합성용 도구 중의 하나로서 회로 구현에 필요한 메모리 원소, 즉 마이크로 레지스터의 개수에 대한 하한(lower bound)을 추정하는 기법에 대해 설명한다. 이 방법에서는 입력되는 논리 회로를 직접 합성하지 않고서도 그 회로가 필요로 하는 전체 마이크로 레지스터 개수에 대한 하한을 각각 추정함으로써 특정한 합성 기법에 관계없이 회로 구현에 필요한 최소한의 마이크로 레지스터의 개수에 대한 정보를 추출한다. 만일, 기존의 합성 결과가 본 연구에서 추정된 하한과 일치할 경우, 그 결과는 최적의 결과를 의미한다. 반면에, 하한과의 차이가 있는 경우에는 기존의 연구 결과에 비해 더 좋은 합성 결과가 존재하거나, 또는 본 연구에서 추정한 하한보다 더 좋은(큰, 정확한) 하한이 실제 존재함을 의미한다. 따라서 이러한 비교 분석을 통해, 기존 연구는 물론, 향후에 개발할 새로운 합성 방법의 결과가 최적인지, 또는 개선의 여지가 있는지를 판단하는 좋은 지표를 얻을 수 있다. 실험 결과, 추정된 하한은 기존 연구의 합성 결과와 다소 차이가 있었다. 이러한 차이는 우선, 기존의 합성 결과는 LUT 개수를 적절히 유지하는 가운데 마이크로 레지스터를 최소화한 결과인 반면, 본 하한 추정에서는 합성 가능한 모든 결과 중, LUT 개수와는 전혀 무관하게, 마이크로 레지스터 개수를 최대한 작게 사용할 합성 예를 추정하기 때문이라고 판단된다. 또 한편으로는 마이크로 레지스터 개수에 대한 하한 추정 문제 자체가 갖는 거대한 변동성과 복잡성으로 인해 제안한 추정 기법이 정밀도에 한계를 가지는 것으로 해석할 수 있으며, 다른 한편으로는 기존 연구 결과보다 더 좋은 합성 결과가 존재할 가능성이 높음을 의미하는 것으로 해석될 수 있다.