• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2008년도 추계학술발표대회
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• pp.820-823
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• 2008

본 논문은 기존의 XIP 기법에서 발생할 수 있는 메모리 접근 성능저하를 해결하기 위한 동적 XIP 기법을 제안하였다. 동적 XIP 기법은 상대적으로 성능저하가 적을 것으로 예상되는 코드 페이지들을 동적으로 선택하여 XIP 영역으로 설정하고, 성능저하가 크게 나타날 것으로 예상되는 코드 페이지들을 램 캐시에 캐싱하여 성능을 향상시킨다. 본 논문은 램 캐시를 관리하기 위해 MIN 캐시 알고리즘 및 메모리 접근 비용을 고려한 오프라인 캐시 알고리즘과, 페이지 접근에 대한 최신성(Recency) 및 슬라이딩 윈도우에 저장된 페이지 접근 기록에 기반하여 메모리 접근 비용을 예측하는 온라인 캐시 알고리즘, 온라인 캐시 알고리즘의 램 캐싱 판단의 정확성을 높이는 기법을 제안하였다. 본 논문은 온·오프라인 알고리즘의 성능비교를 위해 시뮬레이터를 통해 성능을 평가하였고, 유용성을 시험하기 위해 온라인 알고리즘을 리눅스를 기반으로 구현하여 성능을 평가하였다. 본 논문에서 제안한 동적 XIP는 실제 구현한 환경에서 실험한 결과, 작은 크기의 캐시를 사용하고도 수행시간에서는 최대 27%, 에너지 소모량에서는 최대 24%의 성능이 향상됨을 보였다.

• 한국컴퓨터정보학회:학술대회논문집
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• 한국컴퓨터정보학회 2016년도 제53차 동계학술대회논문집 24권1호
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• pp.5-7
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• 2016

본 논문에서는 블록 생성 번호를 활용한 동적 마모도 평준화 기법을 제안한다. 지금까지 제안된 동적 마모도 평준화 기법들은 콜드 블록을 판별하기 위해 경과 시간을 사용하고 있다. 하지만 저장장치의 데이터 접근은 일정한 시간 간격으로 이루어지는 것이 아니기 때문에 이와 같은 경과 시간을 사용하는 방식은 데이터에 대한 블록 접근 정보가 왜곡될 수 있는 단점이 있다. 이러한 단점을 해결하기 위해, 본 논문에서 제안하는 기법은 블록을 할당할 때 블록 순차 번호를 테이블에 저장하고 이를 이용하여 블록의 접근 빈도를 판별한다. 실험에서 제한하는 기법은 기존의 CB, CAT 기법과 비교하여 최대 11% 수명이 향상됨을 확인하였다.

• 한국컴퓨터정보학회논문지
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• 제14권3호
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• pp.41-49
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• 2009

플래시 메모리는 저전력, 저렴한 가격, 그리고 대용량저장매체로 그 중요성 및 수요에 대한 요구가 증대되고 있다. 이 연구는 하드디스크 대용을 위한 플래시 메모리 시스템을 구현하기 위하여 공간적 스마트 버퍼시스템을 통한 적극적인 공간적 지역성의 동적 페칭으로 고성능 플래시 메모리 설계에 목적이 있다. 제안된 플래시 메모리 시스템은 시간적 지역성을 위한 희생 버퍼, 공간적 지역성을 위한 공간적 버퍼 그리고 동적 페칭 유닛으로 이루어져 있다. 우리는 적극적인 동적 페칭을 위해 새로운 페칭 알고리즘을 제안한다. 즉, 새로운 구조와 새로운 알고리즘을 통하여 하드디스크 대용의 플래시 메모리 사용시 고려되어져 야 할 플래시 메모리의 단점을 줄여 범용 및 미디어 응용군에서 모두 고성능 효과를 이룰 수 있었다. 시뮬레이션 결과평균 접근실패율의 경우 미디어 응용군에 대해 기존의 스마트 버퍼시스템에 비해 25%감소 효과를 얻을 수 있었고, 평균 메모리 접근 시간의 경우스마트 버퍼시스템에 비해 35% 감소 효과를 얻을 수 있었다. 일반 범용 응용군에서도 30% 이상의 향상된 평균 메모리 접근 시간을 보였다.

• 한국컴퓨터정보학회논문지
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• 제18권2호
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• pp.1-8
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• 2013

본 논문에서는 4Ghz의 빠른 클럭 속도의 CPU에 적합한 고성능 L1 캐시 메모리 구조를 제안한다. 제안된 캐시 메모리는 빠른 접근 시간을 위한 직접사상 캐시와 시간적 지역성을 고려한 2-way 연관사상 버퍼 그리고 버퍼 선택 테이블로 구성된다. 빠른 접근 시간을 보장하는 직접사상 캐시는 가장 최근 접근한 데이터를 저장하게 된다. 만약에 직접사상 캐쉬로부터 추출되는 데이터가 다시 참조되어질 높은 확률을 가지는 데이터이면 그 데이터들은 2-웨이 연관사상 버퍼로 선택적으로 저장되어 진다. 그리고 고성능과 저전력의 효과를 높이기 위하여 2-웨이 연관사상 버퍼중 하나의 웨이만 선택적으로 먼저 접근되어지며, 이러한 동작은 버퍼 선택 테이블에 의해 선택된다. 시뮬레이션 결과에 따르면, 에너지 소비와 평균 메모리 접근 시간을 고려한 에너지$^*$지연시간에서 두배 이상의 크기를 가지는 직접사상 캐시, 4-웨이 연관사상 캐시 그리고 희생 캐시에 비해 각각 45%, 70% 그리고 75%의 성능향상을 이루었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2012년도 한국컴퓨터종합학술대회논문집 Vol.39 No.1(A)
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• pp.51-53
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• 2012

스마트폰과 같은 가상 메모리 환경의 임베디드 시스템은 메인 메모리의 제약과 다양한 응용프로그램들이 동시에 수행되어지기 때문에, 스왑 인/아웃(swap in/out)이 빈번히 일어난다. 스왑 비용은 메인 메모리에서 데이터를 사용하는 것보다 많은 시간이 걸려 이를 줄이기 위해 고속스왑장치를 사용한다. 이 때 기존 페이징에서 고려되지 않았던 코드 페이지를 스왑대상에 포함한다면, 빈번히 재시작이 일어나는 프로그램의 재기동 시간을 단축할 수 있을 것이다. 본 논문에서는 고속스왑장치를 사용하여 스왑비용을 낮추고, 자주 사용하는 코드를 동적으로 확인하여 코드페이지를 스왑대상에 포함시키는 방법을 제시한다. 이 기법의 효과를 확인하기 위해 멀티미디어 프로그램의 재기동 동작 시, 메모리 접근 정보를 트레이스(trace)하여 보조기억장치의 읽기 시간 감소를 확인하였다.

• 정보처리학회논문지A
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• 제11A권5호
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• pp.373-382
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• 2004

이 논문에서는 내장형 소프트웨어의 성능 향상을 위하여 사용될 수 있는 레지스터 프로모션의 새로운 기법을 제안한다. 레지스터 프로모션은 프로그램 내의 메모리 접근 연산(memory access)을 레지스터 접근 연산(register access)으로 바꾸어서 프로그램의 성능 향상을 꾀하는 최적화 방법 중의 하나이다. 제안된 방법에서는 프로파일링(profiling)을 통하여 주어진 소스 코드 내에서의 메모리 접근 연산에 대한 트레이스(trace)를 얻는다. 그리고 각 함수의 수행 횟수에 대한 프로파일링 결과로부터 높은 동적 호출 횟수를 가지는 대상 함수를 선정하여 제안된 레지스터 프로모션 기법을 적용한다. 이와 같이 최적화의 대상이 되는 함수의 수를 줄임으로써 컴파일 시간을 줄일 수 있다. 최적화 대상 함수의 메모리 트레이스를 탐색하여 레지스터 접근 연산으로 변경될 경우 수행 사이클을 줄일 수 있는 메모리 접근 연산을 찾는다. 찾아진 메모리 접근 연산에 대해서는 컴파일러의 중간단계 코드를 수정하여 프로모션 레지스터를 할당한다. 이와 같은 과정을 거쳐 메모리 접근 연산이 프로모션 레지스터에 대한 접근 연산으로 대체되고 이로부터 성능향상을 얻을 수 있다. 제안된 레지스터 프로모션 기법을 ARM과 MCORE 프로세서용 컴파일러에 적용한 후 MediaBench와 DSPStone 벤치마크을 이용하여 실험한 결과 ARM과 MCORE 프로세서에 대하여 각각 평균 14%와 18%의 성능향상을 얻을 수 있었다.

• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제6권5호
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• pp.219-230
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• 2017

멀티스레딩 기법이 적용된 GPGPU는 내부 병렬 자원들을 기반으로 데이터를 고속으로 처리하고 메모리 접근시간을 감소시킬 수 있다. CUDA, OpenCL 등과 같은 프로그래밍 모델을 활용하면 스레드 레벨 처리를 통해 응용프로그램의 고속 병렬 수행이 가능하다. 하지만, GPGPU는 범용 목적의 응용프로그램을 수행함에 있어 내부 하드웨어 자원들을 효과적으로 사용하지 못한다는 단점을 보이고 있다. 이는 GPGPU에서 사용하는 기존의 워프/스레드 블록 스케줄러가 메모리 접근시간이 긴 명령어를 처리하는데 있어서 비효율적이기 때문이다. 이와 같은 문제점을 해결하기 위해 본 논문에서는 GPGPU 자원 활용률을 개선하기 위한 새로운 워프 스케줄링 기법을 제안하고자 한다. 제안하는 워프 스케줄링 기법은 스레드 블록의 워프들 중 긴 메모리 접근시간을 가진 워프와 짧은 메모리 접근시간을 가진 워프들을 구분한 후, 긴 메모리 접근시간을 가진 워프를 우선 할당하고, 짧은 메모리 접근시간을 가진 워프를 나중에 할당하여 처리한다. 또한, 메모리와 내부 연결망에서 높은 경합이 발생했을 때 동적으로 스트리밍 멀티프로세서의 수를 감소시켜 워프 스케줄러를 효과적으로 사용할 수 있는 기법도 제안한다. 실험결과에 따르면, 15개의 스트리밍 멀티프로세서를 가진 GPGPU 플랫폼에서 제안된 워프 스케줄링 기법은 기존의 라운드로빈 워프 스케줄링 기법과 비교하여 평균 7.5%의 성능(IPC)이 향상됨을 확인할 수 있다. 또한, 제안된 두 개의 기법을 동시에 적용하였을 경우에는 평균 8.9%의 성능(IPC) 향상을 보인다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2007년도 가을 학술발표논문집 Vol.34 No.2 (C)
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• pp.60-65
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• 2007

유비쿼터스 컴퓨팅은 일상생활 속에 편재해 있는 PDA 또는 모바일 폰 등의 무선 단말기를 이용하여 사용자가 언제, 어디서나 유용한 서비스를 받을 수 있는 환경을 제공한다. 이는 대용량 데이터베이스에 저장된 지능형 멀티 모바일 에이전트의 통신 데이터를 분석하여 모바일 유저의 위치에 따른 요청된 유용한 서비스정보를 추출할 수 있게 되었으며, 이를 통한 효율적인 사용자 서비스는 물론 광고 등의 새로운 이익 창출로 이어져왔다. 그러나 기존 위치 정보만을 이용한 서비스정보의 추론은 단순히 통계적인 빈발 행동패턴만을 추출하여 시간에 따른 사용자의 서비스 요청에 능동적으로 대처할 수 없을 뿐만 아니라 원치 않는 서비스정보를 제공하는 문제점을 야기 시켰다. 이 논문에서는 시간을 고려한 모바일 사용자의 유용한 행동패턴 추출을 위한 효율적인 마이닝 기법인 시간대별 모바일 사용자 행동패턴 및 메모리 적재에 용이한 새로운 콤팩트한 데이터 구조를 제안한다. 이는 사용자의 동적인 움직임에 따른 실시간적 서비스를 가능하게 하며, 더 나아가 유비쿼터스 컴퓨팅 환경에서 중요한 이슈인 데이터의 메모리 적재가 용이 할 뿐만 아니라 접근속도의 향상 및 메모리 사용이 적다는 이점이 있다.

• 한국정보과학회논문지:시스템및이론
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• 제32권2호
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• pp.75-84
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• 2005

이 연구는 공간적/시간적 지역성의 효과론 이용하기 위하여 SRAM 버퍼를 사용하는 고성능 NAND-Type 플래쉬 메모리 패키지의 설계에 관한 것이다. 제안된 SRAM 버퍼를 내장한 새로운 NAND형 플래쉬 메모리 패키지 구조는 크게 세 부분으로 구성되어 있다. 즉, 작은 블록 크기의 완전 연관 희생 버퍼(victim buffer)와 큰 블록 크기를 지원하는 완전 연관 공간 버퍼(spatial buffer), 그리고 동적 페칭 유닛(dynamic fetching unit)으로 구성되어 있다. 제안하는 새로운 NAND 형 플래쉬 메모리 패키지는 기존의 NAND형 플래쉬 메모리 구조와 비교할 때 매우 뛰어난 성능 향상 및 저 전력 소비를 이끌어낼 수 있다. 시뮬레이션 결과에 따르면 제안된 NAND 플래쉬 메모리 패키지는 기존의 NAND 플래쉬 메모리와 비교하여 접근 실패율에서는 70%, 평균 메모리 접근 시간에서는 67%의 감소 효과를 보여준다. 더욱이 주어진 크기(e.g., 3KB)의 SRAM 버퍼를 이용한 제안된 패키지는 여덟 배 크기의 직접 사상 버퍼(e.g., 32KB)를 이용한 패키지 및 두 배 크기의 완전 연관 버퍼(e.g., 8KB)를 이용한 패키지보다도 평균 접근 실패율 및 평균 메모리 접근 시간에서 더욱 우수한 성능 향상을 이끌어낼 수 있다.

• 대한전자공학회논문지SD
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• 제41권10호
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• pp.85-94
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• 2004

본 논문에서는 메모리 접근 연산을 레지스터 접근 연산으로 변환함으로써 레지스터를 할당하여 내장형 소프트웨어의 성능 향상을 도모할 수 있는 위한 레지스터 할당 기법을 제안한다. 제안된 방법에서는 프로파일링(Profiling)을 통하여 메모리 트레이스(trace)를 얻는다. 그리고 각 함수의 수행 횟수에 대한 프로파일링 결과로부터 높은 동적 호출 횟수를 가지는 대상 함수를 선정하여 제안된 레지스터 할당 기법을 적용한다. 이와 같이 최적화의 대상이 되는 함수의 수를 줄임으로써 전체적인 컴파일 시간을 줄일 수 있다. 최적화대상 함수의 메모리 트레이스를 탐색하여 레지스터 접근 연산으로 변경될 경우 수행 사이클을 줄일 수 있는 메모리 접근 연산을 찾는다. 찾아진 메모리 접근 연산에 대해서는 컴파일러의 중간단계 코드를 수정하여 프로모션 레지스터(promotion register)를 할당한다. 이와 같은 과정을 거쳐 메모리 접근 연산이 프로모션 레지스터에 대한 접근 연산으로 대체되고 이로부터 성능향상을 얻을 수 있다. 제안된 레지스터 프로모션 기법을 ARM과 MCORE 프로세서용 컴파일러에 적용한 후 MediaBench와 DSPStone 벤치마크를 이용하여 cycle count를 비교함으로써 성능을 측정하였다. 그 결과 ARM과 MCORE에 대하여 평균 14%와 18%의 성능향상을 얻을 수 있었다.