• Proceedings of the IEEK Conference
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• 2008.06a
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• pp.425-426
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• 2008

본 논문에서 설계한 802.11 MAC(Medium Access Control)은 하드웨어와 소프트웨어의 통합 구조로 되어 있다. MAC에서 가장 빠르게 동작해야 하는 프레임 전송과 수신블록은 하드웨어로 설계를 하였고, 그 외에는 소프트웨어로 설계가 되었다. 하드웨어로 설계된 MAC은 802.11 표준문서에 포함된 SDL(Specification and Description Language)을 기초하여 설계하였으며, 성능 향상을 위하여 수신블록의 중복 프레임 검사를 수행하는 블록과 프레임을 분석하여 정보를 추출하는 블록을 SDL과 다르게 설계 하였다. 삼성 0.35공정 라이브러리를 이용하여 합성한 결과 3만 게이트의 크기를 갖으며, 최대 동작 주파수는 100MHz이다. 메모리는 47Kbits SRAM을 사용하였다. 실제동작의 검증에 앞서 Mentor Graphics사의 ModelSim을 이용하여 시뮬레이션을 수행하였으며, 동작 검증은 Huins 사의 Altera Excalibur FPGA가 탑재된 XP8000 보드를 이용하여 이루어 졌다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.05a
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• pp.157-159
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• 2016

3가지 마스터키 길이 128/192/256 비트를 지원하는 파이프라인 LEA(Lightweight Encryption Algorithm) 크립토 프로세서를 설계하였다. 높은 처리율을 얻기 위해 16개의 라운드 스테이지가 파이프라인 방식으로 동작하며, 각 라운드 스테이지는 128비트 데이터패스를 갖도록 설계하였다. 설계된 LEA 프로세서는 FPGA 구현을 통해 하드웨어 동작을 검증하였다. Xilinx ISE로 합성한 결과, 최대 동작주파수 122MHz로 동작하여 7.8Gbps의 성능을 갖는 것으로 평가되었다.

• Proceedings of the IEEK Conference
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• 2003.07b
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• pp.831-834
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• 2003

본 논문에서 기술하고 있는 디블로킹 필터는 ISO/1EC 14496-2 의 디블로킹 필터링 알고리즘[1][2]을 기반으로 한다. 한 개의 레지스터 뱅크를 이용한 효율적인 데이터 스케줄링을 통해 면적과 전력 측면에서 디블로킹 필터를 사용함으로써 생기는 오버헤드를 최소화 시켰으며, CIF 급 영상을 27MHz 동작주파수에서 실시간으로 처리할 수 있도록 설계 하였다. 0.25㎛ Standard Cell Library 로 합성한 결과 총 9800 게이트로 구성 되었으며, 외부 메모리의 도움 없이 동작 시키기 위해 4.4KByte의 버퍼가 사용되었다.

• Proceedings of the Korea Multimedia Society Conference
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• 2002.05c
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• pp.44-48
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• 2002

본 논문에서는 한국형 디지털 서명 표준인 KCDSA에서 사용할 목적으로 개발된 국내 해쉬 함수 표준인 HAS-160 알고리즘을 VLSI 설계하였다. 하나의 단계연산을 하나의 클럭에 동작하고 단계연산의 핵심이 되는 4개의 직렬 2/sup 3/ 모듈러 가산기를 CSA(Carry Save Adder)로 구현하여 캐리 전파시간을 최소로 하고 HAS-160 해쉬 알고리즘의 특징인 메시지 추가생성을 사전에 계산하여 지연시간을 줄이는 설계를 하였다. 설계된 해쉬 프로세서를 0.25 urn CMOS 스탠다드 셀 라이브러리에서 합성한 결과 총 게이트 수는 약 21,000개이고 최대 지연 시간은 5.71 ns로 최대 동작주파수 약 175 MHz서 약 1,093 Mbps의 성능을 얻을 수 있었다.

• Journal of the Korean Society for Precision Engineering
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• v.10 no.4
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• pp.42-53
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• 1993

이 논문에서는 정밀로봇 설계에 관한 여려 사안을 다루었다. 정밀로봇이란 미세한 오차와 정밀한 제어로 기존 로봇의 정밀도 향상을 위한 작고, 정밀한 운동범위를 갖춘 로봇이다. 원하는 운동범위나 효과적인 힘 전달률, 최소한 작은 힘으로의 동작을 수행하기 위한 최적의 기구학적 변수를 컴퓨터 시뮬레이션을 통하여 구현하고자 한다. CAD/CAM 시스템을 이용한 합성, 해석 및 제작을 위한 정보가 만들어질 수 있으며 최대 휨 및 응력해석을 통하여 최종적인 검증 및 설계 변경을 위한 자료로서 사용될 수 있을 것이다.

• Proceedings of the Acoustical Society of Korea Conference
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• 1998.06c
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• pp.361-364
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• 1998

주파수 합성기는 주로 PLL을 이용하여 설계하는데, PLL(Phase-lock loop)이란 출력신호 주파수를 항상 일정하게 유지하도록 구성된 주파수 부귀환 회로로써 기본적인 구성은 위상출력기, 저역통과필터, 전압 제어 발진기로 이루어진다. 이런 PLL의 기본적인 구성에 프로그래머블카운터를 VCO의 출력단에 부가하여 구성한 형태가 주파수합성기이다. 이 주파수합성기의 출력을 프로그래머블 디바이더에 입력하기 전에 주파수를 낮출 필요가 있는데, 현재 슈퍼헤테로다인 다운 컨버터방식과 프리스케일러방식과 펄스 스웰로 카운터를 사용하는 방식 등의 3가지 방법이 있다. 본 논문에서는 펄스 스웰로 카운터 방식의 주파수 합성기를 MATLAB의 GUI환경과 병행하여 시뮬레이션 과정을 통한 동작특성을 이해하고, 한 화면에서 이루어지는 조작에 의해 모든 주파수 합성기의 요소를 관찰할 수 있도록 모델링하였다. 그리고, 모델링한 주파수합성기와 실제 주파수합성기에서 예상되는 출력과 비교하여 그 결과에 있어서 얼마나 유사한지 살펴보았다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.12
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• pp.54-62
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• 2003

A systematic synthesis process is described lot the simulation of current-controllable inductors using operational transconductance amplifiers (OTAs). The process is used to obtain three circuits; two are believed It) be novel. The process is also applied to design current-controllable frequency-dependent negative resistances (FDNRs). Operation principles of designed circuits are presented and experimental results are used to verify theoretical predictions. The results show close agreement between predicted behavior and experimental performance. The application of a FDNR to a current-controllable band-pass filter is also presented.

• Proceedings of the Korean Society of Computer Information Conference
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• 2014.01a
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• pp.19-21
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• 2014

본 논문에서는 기존의 산조가야금의 음을 합성하여 아두이노(Arduino)와 DSP(Digital Signal Processor)를 이용한 물리적 모델링 기반의 현 없는 산조 가야금을 구현한다. 아두이노는 저렴한 가격에 마이크로컨트롤러를 효율적으로 제어하며, DSP는 높은 분해능과 빠른 A/D변환 기능을 지원하여 복잡한 음 합성 연산의 빠른 처리를 만족시킨다. 또한 기존 가야금의 복잡한 연주법을 초보자도 쉽게 다루기 위해 가야금의 현을 대신해 터치 패널을 사용한다. 본 논문에서는 기본적인 I/O동작은 아두이노 MEGA 2560보드를, 음 합성의 복잡한 연산을 위해 CCSv5(Code Composer Studio) 툴과 DSP칩을 내장한 DSK5510 보드를 이용하여 기능을 검증한다. 모의실험 결과 현 없는 가야금의 합성음은 기존의 음과 매우 유사하였으며, 초보자도 쉽게 제어하고 연주가 가능한 환경을 구현하였다.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.36C no.9
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• pp.20-27
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• 1999

In many synthesis applications, the structure of the synthesized circuit is derived from its BDD functional representation. When synthesizing incompletely specified functions, it is useful to minimize the size of these BDDs using don't cares. In this paper, we present two BDD minimization heuristics that target these synthesis applications. Experimental results show that new techniques yield significantly smaller BDDs compared to existing techniques with manageable run-times.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.43 no.11 s.353
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• pp.90-97
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• 2006

In this paper, we present a cost-effective architecture of high-speed soft-decision Viterbi decoder for Multi-band OFDM(MB-OFDM) systems. In the design of modem for MB-OFDM systems, a parallel processing architecture is general]y used for the reliable hardware implementation, because the systems should support a very high-speed data rate of at most 480Mbps. A Viterbi decoder also should be designed by using a parallel processing structure and support a very high-speed data rate. Therefore, we present a optimized hardware architecture for 4-way parallel processing Viterbi decoder in this paper. In order to optimize the hardware of Viterbi decoder, we compare and analyze various ACS architectures and find the optimal one among them with respect to hardware complexity and operating frequency The Viterbi decoder with a optimal hardware architecture is designed and verified by using Verilog HDL, and synthesized into gate-level circuits with TSMC 0.13um library. In the synthesis results, we find that the Viterbi decoder contains about 280K gates and works properly at the speed required in MB-OFDM systems.