• Proceedings of the Korea Multimedia Society Conference
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• 2004.05a
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• pp.459-462
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• 2004

최근 아날로그 TV는 디지털 TV로 교체되고 있는 추세이다. 이는 오디오/비디오 스트링 뿐만이 아닌데 데이터를 수신기에 전송할 수 있는 디지털 TV의 장점에 기인한다. 그러나 그러한 데이터를 프로세싱할 수 있는 규격이나 규약이 존재하지 않는다. 그래서 대부분의 회사와 개발자들은 자신들의 각각의 방식으로 그 데이터를 프로세싱하는 방법을 택하고 있다. 이러한 규격과 규약의 부재는 많은 혼동과 시간, 비용, 인력의 낭비를 초래한다. 본 논문에서는 표준적인 측면이 아닌 방법적인 측면에서 이를 해결하고자 한다 그 해결책은 방송 콘텐츠를 생성하고 표현하는데 XML을 이용하는 것이다. 이 해결책은 많은 인력과 비용을 절약해 주고. 값비싼 방송 콘텐츠의 재사용률을 높여줄 것이다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2010.11a
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• pp.171-174
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• 2010

무선 통신 환경에서 간섭과 잡음으로 인한 채널 추정 오류는 데이터 검출을 위한 등화 성능을 현저하게 저하시킨다. 포스트 프로세싱은 채널 추정 이후에 이러한 추정 오류를 줄이기 위한 작업이며, 여기서는 소수의 채널 계수만이 무선 채널의 다중 경로에 의한 신호 성분을 갖는 무선 채널의 특성을 이용하여 신호 성분을 포함하지 않은 계수를 선별하고 이를 제거함으로써 채널 추정 오류를 줄이는 방법을 위한 순환 알고리즘을 제안한다. 기존 알고리즘은 잡음 분산을 기준으로 문턱값을 결정하고, 그 문턱 값보다 작은 계수는 신호성분을 포함하지 않는다고 간주하여 이를 제거하였다. 제안된 순환 알고리즘은 잡음 분산의 추정치를 반복이 진행됨에 따라 갱신하여 이를 기준으로 구한 문턱값을 이용한 포스트 프로세싱을 반복함으로써 채널 추정 성능을 개선시킨다. 제안된 방법은 기존의 방법과 유사한 복잡도를 갖는 반복 횟수를 적용하는 경우에 월등히 성능이 개선되며, 특히 반복 횟수를 조절함으로써 처리 시간과 채널 추정 성능을 최적화할 수 있는 유연성을 갖고 있다.

• Journal of Platform Technology
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• v.12 no.2
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• pp.58-63
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• 2024

CNNs tend to take a long time to learn and consume a lot of power due to lack of system resources with many data processing units when there are repetitive handles that do not have high performance in the image field. In this paper, we propose a handling method based on a low-power bus that can increase the exchange rate of multipliers and multiplicands within the convolution mixer, which is a tendency activity that occurs when a convolution mixer has multiplication, which is the core element of combination. Convolutional neural networks have proprietary low-power shared processor support and the design was implemented on an Intel DE1-SoC FPGA board using Verilog-HDL. The experiments validated the performance by comparing it with the exchange rate of the multiplier originally proposed by Shen on MNIST's numeric image database.

• The KIPS Transactions:PartA
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• v.19A no.3
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• pp.121-128
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• 2012

This paper explores the optimal processing element (PE) configuration for ultrasonic image processing at different resolutions ($256{\times}256$, $768{\times}1,024$, and $1,024{\times}1,280$). To determine the optimal PE configuration, this paper evaluates the impacts of a data-per-processing element (DPE) ratio that is defined as the amount of image data directly mapped to each PE on system performance and both energy and area efficiencies using architectural and workload simulations. This paper illustrates the correlation between DPE ratio and PE architecture for a target implementation in 130nm technology. To identify the most efficient PE structure, seven different PE configurations were simulated for ultrasonic image processing. Experimental results indicate that the highest energy efficiencies were achieved at PEs=1,024, 4,096, and 16,384 for ultrasonic images at $256{\times}256$, $768{\times}1,024$, $1,024{\times}1,280$ resolutions, respectively. Furthermore, the maximum area efficiencies were yielded at PEs=256 ($256{\times}256$ image) and 4,096 ($768{\times}1,024$ and $1,024{\times}1,280$ images), respectively.

• Proceedings of the Korean Information Science Society Conference
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• 2000.10c
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• pp.609-611
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• 2000

CC-NUMA 시스템은 SMP 시스템의 장점인 프로그래밍의 편리함, 작업 환경의 유연함 및 관리의 용이함 등을 유지하는 한편, SMP의 단점이었던 확장성까지 제공한다. 더욱이 메모리 장벽 즉 급격히 빨라지는 프로세서의 처리 속도에 비해 메모리의 속도는 거의 변화가 없음으로 인하여 야기되는 문제를 극복할 수 있는 구조적인 대안으로 각광받고 있다. 이러한 CC-NUMA 시스템은 노드간의 논리적인 거리가 길기 때문에 프로세싱 노드간의 통신이 시스템의 성능에 영향을 미치는 가장 핵심 요소가 된다. 따라서 노드간의 통신을 최소화 해주기 위한 노력으로 각 노드에 장착되어지는 원격 캐쉬의 중요성이 강조된다. 본 논문에서는 CC-NUMA 시스템에서는 노드간 데이터 통신의 유형을 파악하고, 원격 캐쉬의 블록 사이즈에 따른 이들의 발생횟수의 변화를 분석하였다. 인스트럭션 시뮬레이터인 CacheMire와 II 벤치마크 중 하나인 FFT를 이용하여 실행-구동 시뮬레이션을 통해 원격캐쉬 블록의 크기가 증가할수록 노드간 통신의 횟수는 물론 전송되는 데이터의 절대적인 양이 감소한다는 사실을 알 수 있었다.

• Proceedings of the KIEE Conference
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• 2009.07a
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• pp.1806_1807
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• 2009

영상처리시스템은 대량의 데이터를 고속으로 처리해야하기 때문에 고성능의 프로세서를 요구한다. 카메라의 성능은 점차 해상도가 높아져서 데이터가 많아지고 있는 반면 프로세서의 성능은 물리적인 한계로 인해서 단일 프로세서로는 속도 향상에 한계에 부딪히고 있다. 최근 CPU업계에서의 추세는 단일코어의 성능향상 한계로 인해 점차 코어의 개수를 늘리는 방v향으로 개발이 진행되고 있는데 이와 같이 병렬 프로세싱을 이용해서 영상처리시스템을 개발하는 연구가 최근 진행되고 있다. 병렬처리프로세싱 방법의 하나로 그래픽카드의 프로세서인 GPU를 사용하는 방법이 많이 시도되고 있다. 본 연구에서는 GPU를 이용하여 카메라의 모션을 추적하는 시스템을 실시간 시스템으로 개발하는 방법을 소개하고자 한다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2015.10a
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• pp.409-411
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• 2015

본 논문은 128/192/256-비트의 마스터키 길이를 지원하는 경량 블록 암호 알고리즘 CLEFIA-128/192/256의 FPGA 설계에 대하여 기술한다. 라운드키 생성을 위한 중간키 생성과 라운드 변환이 단일 데이터 프로세싱 블록으로 처리되도록 설계하였으며, 변형된 GFN(Generalized Feistel Network) 구조와 키 스케줄링 방법을 적용하여 데이터 프로세싱 블록과 키 스케줄링 블록의 회로를 단순화시켰다. Verilog HDL로 설계된 CLEFIA 크립토 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 1,563개의 LUT FilpFlop pairs로 구현되었으며, 최대 112 Mhz 81.5/69/60 Mbps의 성능을 갖는 것으로 예측되었다.

• The Journal of Bigdata
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• v.1 no.1
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• pp.19-22
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• 2016

Many Studies have been actively conducted on the early diagnosis of the crop pest utilizing IT technology. The purpose of the paper is to discuss on the image processing method capable of detecting the crop leaf pest prematurely by analyzing the image of the leaf received from the camera sensor. This paper proposes an algorithm of diagnosing leaf infection by utilizing an improved K means clustering method. Leaf infection grouping test showed that the proposed algorithm illustrated a better performance in the qualitative evaluation.

• Annual Conference on Human and Language Technology
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• 2021.10a
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• pp.66-71
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• 2021

본 연구는 한국어 자질 기반 감성분석(Feature-based Sentiment Analysis: FbSA)을 위한 대규모의 학습데이터 구축에 있어 반자동 언어데이터 증강 기법(SSP: Semi-automatic Symbolic Propagation)에 입각한 자질-감성 주석 데이터셋 FeSAD(Feature-Sentiment-Annotated Dataset)의 개발 과정과 성능 평가를 소개하는 것을 목표로 한다. FeSAD는 언어자원을 활용한 SSP 1단계 주석 이후, 작업자의 주석이 2단계에서 이루어지는 2-STEP 주석 과정을 통해 구축된다. SSP 주석을 위한 언어자원에는 부분 문법 그래프(Local Grammar Graph: LGG) 스키마와 한국어 기계가독형 전자사전 DECO(Dictionnaire Electronique du COréen)가 활용되며, 본 연구에서는 7개의 도메인(코스메틱, IT제품, 패션/의류, 푸드/배달음식, 가구/인테리어, 핀테크앱, KPOP)에 대해, 오피니언 트리플이 주석된 FeSAD 데이터셋을 구축하는 프로세싱을 소개하였다. 코스메틱(COS)과 푸드/배달음식(FOO) 두 도메인에 대해, 언어자원을 활용한 1단계 SSP 주석 성능을 평가한 결과, 각각 F1-score 0.93과 0.90의 성능을 보였으며, 이를 통해 FbSA용 학습데이터 주석을 위한 작업자의 작업이 기존 작업의 10% 이하의 비중으로 감소함으로써, 학습데이터 구축을 위한 프로세싱의 소요시간과 품질이 획기적으로 개선될 수 있음을 확인하였다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2013.11a
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• pp.161-164
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• 2013

본 논문에서는 다양한 멀티미디어 코덱을 고속으로 처리하기 위하여 전용하드웨어가 아닌 병렬 어레이 프로세서 기반의 U-Chip(Universal-Chip) 구조를 제안하고 TSMC 80nm 공정을 사용하여 11,865,090개의 게이트 수를 가지는 칩으로 개발하였다. U-Chip은 역양자화(IQ), 역변환(IT), 움직임 보상(MC) 연산을 위한 $4{\times}16$ 개의 프로세싱 유닛으로 구성된 병렬 어레이 프로세서와 문맥적응적 가변길이디코딩(CAVLC)을 위한 비트스트림 프로세서와 인트라 예측(IP), 디블록킹필터(DF) 연산을 위한 순차 프로세서와 DMAC의 데이터 전송 및 각 프로세서를 제어하여 병렬 파이프라인 스케쥴링을 처리하는 시퀀서 프로세서 등으로 구성된다. 1개의 프로세싱 유닛에 1개의 매크로블록 데이터를 맵핑하여 총 64개의 매크로블록을 병렬처리 하였다. 64개 매크로블록의 대용량 데이터 전송 시간과 각 프로세서들의 연산을 동시에 병렬 파이프라인 함으로서 전체 연산 성능을 높일 수 있는 이점이 있다. 병렬 파이프라인 구조의 H.264 디코더 프로그램을 개발하였고 제작된 U-Chip을 통해 $720{\times}480$ 크기의 베이스라인 프로파일 영상에 대하여 코어 192MHz 동작, DDR 메모리 96MHz 동작에서 30fps의 처리율을 가짐을 확인하였다.