• 한국산학기술학회논문지
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• 제12권3호
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• pp.1387-1394
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• 2011

이 논문에서는 OFDM Modem의 심볼 타이밍 옵셋 동기화 블록에 대한 저면적 구조를 제안한다. 심볼 타이밍 동기화 블록에서의 곱셈연산을 디지털 필터 구조의 개념을 도입하여 저면적 구조를 유도하였다. 즉 곱셈연산을 CSD(Canonic Signed Digit) 방식과 CSS(Common Sub-expression Sharing) 방식의 덧셈기를 사용한 구조를 제안하였다. 제안 구조에 대한 Verilog-HDL 코딩과 합성을 통하여 $0.264mm^2$로 구현하였으며, 이는 기존 구조의 $0.723mm^2$와 비교하여 63.54%의 구현 면적 감소를 달성하였다. 따라서 제안된 구조는 OFDM 시스템의 심볼 타이밍 동기화기에 효율적으로 사용 될 수 있을 것이다.

• 한국멀티미디어학회논문지
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• 제10권7호
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• pp.838-845
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• 2007

본 논문에서는 디지털 영상을 확대하거나 축소하기 위한 수정된 3차 회선(Cubic Convolution) 스케일러를 제안하였다. 제안된 기법은 기존의 3차 회선 기법보다 적은 연산량을 가진다. 연산량을 감소시키기 위해 인접 화소의 차이값을 이용한 보간 기법을 선택하였고, 기존 3차 회선 기법의 3차 함수를 선형 함수로 변경하였다. 제안된 기법의 가중치를 계산하기 위해 덧셈기와 베럴 쉬프트(Barrel Shift)를 사용하였다. 제안된 기법은 기존의 기법과 연산량 그리고 화질에 대하여 비교하였다. 제안된 기법은 HDL로 설계 및 검증을 하였고, Xilinx Virtex FPGA을 사용하여 합성하였다.

• 한국광학회지
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• 제5권2호
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• pp.245-251
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• 1994

고리형 공진기의 색소레이저에서 시계방향 모드와 반시계 방향 모드 사이에 나타나는 switching 현상을 펌프 매개변수 a, 폄프요동의 세기 Q 및 진동수폭 등을 변화시켜 Monte Carlo 방법으로 수치 계산하여 고찰하였다. 덧셈형 noise만 고려할 때와 이 noise에다 여기요동을 나타내는 곱셈형 색 noise를 포함시켰을 때 FPT분포에 미치는 영향을 조사하였다. 두 경우에 있어서 FTP의 분포는 짧은 시간영역에서는 0에서 상승하여 최대값에 도달하고, 긴 시간영역에서는 지수함수적으로 감소하는 경향은 같았으나 덧셈의 noise만 존재할 때에 비하여 곱셈의 색 noise가 포함될 때는 FPT가 감소하였다. 한편, 평균 FTP는 펌프매개변수 a의 증가와 더불어 증대하였으며 곱셈형 noise의 세기Q 및 진동수폭 $\GAMMA$가 증가할 때는 감소함을 알 수 있었다.

• 융합신호처리학회논문지
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• 제2권3호
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• pp.93-101
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• 2001

본 논문에서는 DTV, TV-PIP, PC-video, camcorder, videophone 등에 널리 웅용되고 있는 영상 축소기를 제안한다. 제안된 영상 축소기는 2차원 위상 교정 디지털 필터를 이용한 고성능/고화질의 축소이미지를 제공하는 영상 축소기이다. 본 논문에서는 기존 제품에 웅용된 영상 축소기 방식인 Pixel-drop 방식, Upsampling 방식 및 Scaler32 방식의 문제점들을 모두 보완하는 엘리어싱 노이즈 제거 방법과 하드웨어 부담을 최소화한 방법인 디지털 필터의 위상 특성을 웅용한 축소원리를 설명할 것이다. 또한, 제안된 영상 축소기의 성능이 Scaler32 방식보다 우수함을 최종 시뮬레이션 결과(축소 영상)를 Scaler32 방식에 의한 결과와 비교하여 그 타당성을 증명할 것이다. 본 논문에서 제안된 영상 축소기는 라인메모리, 수직축 축소기, 수평축 축소기 및 FIFO로 크게 4블럭으로 구성되어 있다. 또한, 시스템 면적의 최소화를 위해 사용된 필터의 계수는 덧셈기와 천이기로 구현이 가능하며, 필터는 MUX-adder 형태의 구조를 가진다. 그리고, 보상 필터의 추가로 인한 필터의 대역제한폭이 영상 대역제한폭인 6MHz 까지 향상되어 원영상의 고주파 성분의 손실이 최소화된다. 제안된 영상 축소기는 하드웨어 언어인 Verilog-HDL로 설계되고, Cadence로 검증된다. 그리고, 회로 합성은 Synopsys 합성기로 합성되며, 레이아웃은 Mentor에서 수행된다. 사용되는 칩 마스터는 4,500$\mu\textrm{m}$$\times$4,500$\mu\textrm{m}$이며, 실제 레이아웃 크기는 2,528$\mu\textrm{m}$$\times$3,237$\mu\textrm{m}$이다.

• 전자공학회논문지
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• 제53권7호
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• pp.39-46
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• 2016

본 논문에서는 음성 신호의 디지털 데이타 변환을 위한 인버터와 1.5비트 비교기를 이용한 CMOS 3차 델타-시그마 변조기를 설계하였다. 제안하는 3차 델타-시그마 변환기는 연산증폭기 대신에 1.5비트 비교기를 이용한 멀티비트 구조로 낮은 OSR에서 단일비트 4차 델타-시그마 변조기 대비 높은 신호대 잡음비를 확보하고 인버터 기반 적분기를 사용하여 소모 전력을 최소화 시키며 인버터 기반 적분기 회로를 아날로그 덧셈기로 이용함으로써 전력소모를 감소시키고 회로구조를 단순화 시켰다. 제안한 델타-시그마 변조기는 0.18um CMOS 표준 공정을 통해 제작되었으며, 전체 칩면적은 $0.36mm^2$으로 설계되었다. 제작된 칩의 측정 결과 아날로그 회로는 공급전압 0.8V에서 $28.8{\mu}W$, 디지털 회로는 공급전압 1.8V에서 $66.6{\mu}W$로 총 $95.4{\mu}W$의 전력소모가 측정되었다. 델타-시그마 변조기의 동작주파수 2.56MHz, OSR 64배의 조건에서 2.5kHz의 입력 정현파 신호를 인가하였을 때 SNDR은 80.7 dB, 유효비트수는 13.1 비트, 동적범위는 86.1 dB로 측정되었다. 측정결과로부터 FOM(Walden)은 269 fJ/step, FOM(Schreier)는 169.3 dB로 계산되었다.

• 한국정보보호학회:학술대회논문집
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• 한국정보보호학회 1998년도 종합학술발표회논문집
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• pp.471-481
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• 1998

피승수를 승수로 곱하는 곱셈연산은 승수에 대한 많은 부분곱을 더하기 때문에 본질적으로 느린 연산이다. 특히, 큰 수를 사용하는 암호 프로세서에서는 매우 빠른 곱셈기가 요구된다. 현재까지 느린 연산의 개선책으로 radix 4, radix 8, 또는 radix 16의 변형 부스 알고리즘을 사용하여 부분곱의 수를 줄이려는 연구와 더불어 Wallace tree나 병렬 카운터를 사용하여 부분곱의 합을 빠르게 연산하는 방법이 연구되어 왔다. 본 논문에서는 암호 프로세서용 64$\times$64 비트 곱셈기를 구현하는데 있어서, 고속의 곱셈을 위하여 고속의 병렬 카운터를 제안하였으며, radix 4의 변형 부스 알고리즘을 이용하여 부분합을 만들고 부분합의 덧셈은 제안한 카운터를 사용하였다. 64$\times$64 비트 곱셈기를 구현함에 있어서 본 논문에서 제안된 카운터를 이용하는 것이 속도 면에서 Wallace scheme또는 Dadda scheme을 적용하여 구현하는 것 보다 31% 정도, Mehta의 카운터를 적용하여 구현하는 것 보다 21% 정도 개선되었다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 봄 학술발표논문집 Vol.27 No.1 (A)
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• pp.18-20
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• 2000

캐리-세이브 가산기(CSA)는 연산식의 빠른 수행을 위해 가장 일반적으로 쓰이는 연산기중에 하나이다. 일반적인 CSA 적용의 근본적인 한계로는, 연산 회로중에 바로 덧셈 연산으로 변환되는 부분만이 적용이 가능하다는 사실이다. 이러한 제한점을 극복하기 위하여, 우리는 간단하고도, 효율적인 CSA 변환 방법을 제시한다. 이들은(1) 멀티플랙서를 포함한 최적화, (2) 회로 경계를 포함한 최적화, (3) 곱셈기를 포함한 최적화이다. 이러한 방법을 포함하여, 우리는 전체적인 회로에서 CSA를 충분히 사용할수 있는 새로운 지연시간 최적화를 목표로 하는 CSA 변환 방법을 만들어 내었다. 실험에서는 실제적인 여러 회로에 대해 제시된 방법이 효율적임을 보였다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2000년도 추계종합학술대회논문집
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• pp.229-232
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• 2000

각종 범용 컴퓨터 및 디지탈 신호처리에서 중요한 역할을 하는 16비트 정수형, 2의 보수 형태의 곱셈연산을 수행하기 위한 고속 승산기구조를 설계하고 시뮬레이션 하였다. 부분곱을 합하는 부분은 일반적으로 전체 곱셈기 처리 지연시간의 절반정도를 차지하므로 이 부분의 설계방법이 곱셈기의 궁극적인 속도향상에 직접적인 영향을 미친다. 부분곱의 개수를 줄이기 위하여 Booth encoder를 사용하였고, partial product(부분곱)의 덧셈시간을 줄이기 위하여 4:2 CSA(can save adder)와 3:2 CSA로 CSA tree를 구성 하였으며, 최종결과는 carry look- ahead tree로 얻어진다. Hyundai CMOS 0.35$\mu\textrm{m}$ 1-poly 4-metal 공정으로 layout하여 설계하였으며, 곱셈시간은 2.7ns(tipical case)이하로 측정되었다.

• 한국수학사학회지
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• 제9권1호
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• pp.12-31
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• 1996

주판은 지난 수천년동안 인류가 애용했던 산판(abacus)의 일종으로서, 휴대용 계산기(Calculator)가 보편화되기 전까지 덧셈이나 곱셈 등의의 사칙연산을 수행하는 데에 사용된 대표적인 산술도구이다. 한편, 자동화를 위한 단순한 계산기계로부터 발전되어 온 컴퓨터는 오늘날 디지털 시대를 주도하면서 불과 수십년만에 우리의 삶과 생각을 완전히 새로운 모습으로 바꾸어 놓은 또 하나의 산술도구인 것이다. 본 논문에서는 주판에 적용된 여러 가지 산술원리들을 역사적으로 살펴본뒤, 산술의 발전과 컴퓨터 사이에 어떠한 상관관계가 있는 지를 살펴보고자 한다. 이를 위하여, 새로운 산술원리를 컴퓨터에 도입하게 된 동기와 파급효과를 주판의 경우와 대비하여 설명하고, 현재 진행중인 컴퓨터 산술(computer arithmetic)분야의 연구동향을 토대로 미래의 컴퓨터를 전망한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2005년도 가을 학술발표논문집 Vol.32 No.2 (2)
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• pp.802-804
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• 2005

지능 시스템에 사용되는 퍼지 데이터를 고속으로 처리하기 위한 퍼지 제어시스템의 중요한 문제점들 중의 하나는 퍼지 추론 및 비퍼지화 단계에서의 수행속도의 개선이다. 특히 후건부의 계산 및 비퍼지화 단계에서의 고속 연산이 더욱 중요하다. 따라서 본 논문에서는 퍼지 제어기의 속도향상을 위해 후건부 단계에서 [0,1]의 실수 연산을 하지 않고, 퍼지 소속함수의 값을 정수형 격자 (400×30)에 매핑시켜 고속의 정수 덧셈 연산만으로 수행할 수 있는 알고리듬을 제안한다.