• 전자공학회논문지C
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• 제35C권7호
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• pp.37-45
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• 1998

A 32-b self-timed parallel carry look-ahead adder (PCLA) designed for 0.5.mum. single threshold low power CMOS technology is demonstrated to operate with 2.7nsec delay at 8mW under 1V power supply. Compared to static PCLA and DPL adder, the self-timed PCLA designed with NORA logic provides the best performance at the power consumption comparable to other adder structures. The wave pipelined clock control play a crucial role in achieving the low power, high performance of this adder by eliminating the unnecessary power consumption due to the short-circuit current during the precharge phase. Th enoise margin has been improved by adopting the physical design of staic CMOS logic structure with controlled transistor sizes.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.97-104
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• 2004

본 논문은 JPEG2000의 손실 압축 또는 무손실 압축에 사용되어지는 9-7/5-3 리프팅 DWT필터에 대한 효율적인 VLSI 구조를 제안한다. 제안된 구조는 리프팅 DWT 연산을 위해 내부 라인 메모리만을 사용하며, 내부 처리 유닛은 1개의 곱셈기와 1개의 덧셈기의 임계경로를 갖는다. 특히 본 논문에서는 처리유닛의 수를 감소하기 위해 1레벨의 열방향을 담당하는 필터로 하여금 2레벨 이상의 행방향과 열방향 연산 모두를 처리하도록 하였다. 결과적으로 제안된 구조는 기존의 구조에 비해 작은 하드웨어 크기를 갖는다. 제안된 리프팅 DWT구조는 RTL 수준에서 VHDL로 모델링되었으며, 기능 검증 후 Altera APEX 20K FPGA로 구현되었다.

• 전자공학회논문지CI
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• 제40권2호
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• pp.17-25
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• 2003

본 논문에서는 상태 변수 표현 방법에 따른 알고리즘 분할을 통해 2차원 웨이브렛 변환 연산을 실시간으로 처리할 수 있는 프로세서 구조를 제안하였다. 제안된 프로세서 구조는 영상입력에 대하여 행, 열 방향을 동시에 고려하여 데이터 플로우 방식으로 처리함으로써 중간적인 결과의 메모리 저장 및 읽기에 소요되는 전달 지연 시간을 감소할 수 있어 실시간 처리에 적합한 VLSI 구조이다. 필터의 길이를 K라할 때 프로세서는 내부에 4개의 곱셈기, 4개의 덧셈기 및 NK-N 크기의 메모리를 가지는 등의 하드웨어 복잡도가 낮아 웹 카메라 서버와 같은 내장형의 응용에 매우 적합한 구조이고, 쉽게 어레이 구조로 확장할 수 있어 고성능을 요구하는 다양한 영상 처리 응용에도 사용 가능하다.

• 한국통신학회논문지
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• 제28권11B호
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• pp.965-971
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• 2003

본 논문에서는IEEE802.11a 표준 무선 랜(WLAN) 시스템에 적용하기 위한 시간동기(timing synchronization) 검색시스템을 제안한다. IEEE802.11a표준을 이용한 WLAN에서는 수신된 신호와 상관계수들과의 상호상관을 이용하여 시간동기를 검색하는데, 이때 수신단의 시간동기를 위한 상관기의 상관계수는 짧은 훈련심볼(short training symbol)을 사용한다. 본 논문에서 제안하는 시스템에서는 시간동기시스템의 복잡도를 줄이기 위해 상관기의 상관계수를 2$^{i}$ 형태를 가지는 값들로 양자화 하여 사용한다(i는 정수값). 2$^{i}$ 형태의 양자화 값을 사용하면, 상관기를 구성하는 기능 중 곱셈기능을 i-비트 쉬프터(i-bit shifter)를 이용하여 단순화시킬 수 있다. 본 논문에서는 i-비트 쉬프터와 덧셈기로 구성된 상관기를 이용한 시간동기 시스템의 성능을 검토하기 위해, 백색 가우시안 잡음(AWGN)과 레일레이 페이팅(Rayleigh fading) 채널 하에서 기존 방식들과의 성능을 비교하였다. 본 연구에서 제안한 방식과 기존 방식을 비교한 결과 기존 방식과 비슷한 성능을 유지하면서도. 기존 방식에 비 해 90%가량의 하드웨어 복잡도 감소 효과가 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제25권10호
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• pp.1403-1408
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• 2021

AI 프로세서를 FPGA 기반으로 구현하는 연구가 최근 활발하게 진행되고 있다. Deep Convolutional Neural Networks (CNN) 는 AI 프로세서가 수행하는 기본적인 연산 구조로서 매우 방대한 양의 곱셈을 필요로 한다. CNN 추론 연산에서 사용되는 곱셈 계수는 상수라는 점과 FPGA 은 특정 계수에 맞춰진 곱셈기 설계가 용이하다는 점에 착안하여 곱셈기를 최적화 구현할 수 있는 방법을 제안한다. 본 방법은 2의 보수와 분배법칙을 활용하여 곱셈 계수에서 값이 1인 비트의 개수를 최소화하여 필요한 적층 덧셈기의 개수를 절감한다. CNN 을 FPGA 에 구현한 실제 예제에 본 방법을 적용해본 결과 로직 사용량은 최대 30.2%까지, 신호 전달 지연은 최대 22%까지 줄어들었다. ASIC 전용 칩으로 구현할 경우에도 하드웨어 면적은 최대 35%까지, 신호 전달 지연은 최대 19.2%까지 줄어드는 것으로 나타났다.

• 정보보호학회논문지
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• 제18권3호
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• pp.33-44
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• 2008

페어링 기반의 암호시스템의 효율성은 페어링 연산의 효율성에 기반하며 페어링 연산은 유한체 GF$(3^m)$에서 많이 고려된다. 또한 페어링의 고속연산을 위하여 삼항 기약다항식을 고려하며 이를 기반으로 하는 하드웨어 설계방법에 대한 연구가 활발히 진행되고 있다. 본 논문에서는 기존의 GF(3) 연산보다 효율적인 새로운 GF(3) 덧셈 및 곱셈 방법을 제안하며 이를 기반으로 새로운 GF$(3^m)$ 덧셈-뺄셈 unified 연산기를 제안한다. 또한 삼항 기약다항식을 특징을 이용한 새로운 GF$(p^m)$ MSB-first 비트-직렬 곱셈기를 제안한다. 제안하는 MSB-first 비트-직렬 곱셈기는 기존의 MSB-first 비트-직렬 곱셈기보다 시간지연이 대략 30%감소하며 기존의 LSB-first 비트-직렬 곱셈기보다 절반의 레지스터를 사용하여 효율적이며, 제안하는 곱셈 방법은 삼항 기약다항식을 사용하는 모든 유한체에 적용가능하다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2002년도 봄 학술발표논문집 Vol.29 No.1 (A)
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• pp.16-18
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• 2002

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행 방식의 하나로 인식 되어졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러가지 연산수행 에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈 이 혼합되어 있는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널 들의 임의의 시그널 스위칭 변화에 대해 회로의 전력 소모를 최적화 한다. 우리는 이러한 최적화 방법을 여러 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 상당한 양의 전력 소모의 향상을 보였다.

• 한국정보기술응용학회:학술대회논문집
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• 한국정보기술응용학회 2002년도 추계공동학술대회 정보환경 변화에 따른 신정보기술 패러다임
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• pp.468-478
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• 2002

고품질의 영상 압축기인 JPEG2000의 기본 압축 코덱인 EBCOT(Embedded Block Coding With Optimized Truncation)를 설계하였다. 영상 압축기에서 Context 추출 구현을 위하여 코드블록(Code block)으로 분할하고, 비트플랜(Bit-Plane)코딩을 했으며, 3가지 패스 그룹으로 분리한 후 ZC, RLC, MR, SC를 하였다. 산술부호화는 덧셈 연산과 쉬프트 연산만을 사용하는 MQ-coder를 사용하였으며, Context들의 누적 확률을 추정하여 테이블을 작성하였고, 압축데이터를 산출하였다. 영상 압축을 위한 엔트로피 코더의 하드웨어 구현은 VHDL를 이용하여 설계를 하고, Synopsys사의 논리 회로 합성 도구를 사용하여 합성을 하였으며, Altera사의 FLEX 10K250 Device를 이용하여 FPGA로 구현하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1397-1398
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• 2008

본 논문에서는 BPSK 수신을 위한 덧셈(sum) 방식의 4-port 직접 변환 수신기를 제안하고, 국부 발진기(LO) 전력의 크기에 대한 수신기의 성능을 분석하였다. 수신 성능 분석에는 열잡음, 전력 검출기의 산탄(shot) 잡음, LO의 위상 잡음을 고려하였다. 수신 성능 분석 결과 최적의 신호대 잡음비를 보이는 최적의 LO 전력이 존재할 수 있음을 보였다.

• 한국산업정보학회:학술대회논문집
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• 한국산업정보학회 2002년도 추계공동학술대회
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• pp.468-478
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• 2002

고품질의 영상 압축기인 JPEG2000의 기본 압축 코덱인 EBCOT(Embedded Block Coding With Optimized Truncation)를 설계하였다. 영상 압축기에서 Context 추출 구현을 위하여 코드블록(Code block)으로 분할하고, 비트플랜(Bit-Plane)코딩을 했으며, 3가지 패스 그룹으로 분리한 후 ZC, RLC, MR, SC를 하였다. 산술부호화는 덧셈 연산과 쉬프트 연산만을 사용하는 MQ-coder를 사용하였으며, Context들의 누적 확률을 추정하여 테이블을 작성하였고, 압축데이터를 산출하였다. 영상 압축을 위한 엔트로피 코더의 하드웨어 구현은 VHDL를 이용하여 설계를 하고, Synopsys사의 논리 회로 합성 도구를 사용하여 합성을 하였으며, Altera사의 FLEX 10K250 Device를 이용하여 FPGA로 구현하였다.