• 사물인터넷융복합논문지
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• 제9권3호
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• pp.81-86
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• 2023

플래시 메모리 기반 저장장치인 SSD(solid state disk)는 높은 집적도와 빠른 데이터 처리가 가능한 장점을 가지고 있다. 따라서 급격하게 증가하고 있는 빅데이터를 관리하는 고용량 데이터 저장 시스템의 저장장치로 활용되고 있다. 그러나 저장 미디어인 플래시 메모리에 일정 횟수 이상 반복해서 쓰기/지우기 동작을 반복하면 셀이 마모되어 사용하지 못하는 물리적 한계가 있다. 본 논문에서는 플래시 메모리의 불량률을 줄이고 수명을 연장하기 위해 불량이 발생한 다중 비트 셀을 단일 비트 셀로 변환하여 사용하는 방법을 제안한다. 제안하는 아이디어는 물리적 특징이 다르지만 동일하게 불량으로 처리되고 있는 다중 비트 셀과 단일 비트 셀의 불량 및 처리 방법을 구분하였다. 그리고 불량이 예상되는 다중 비트 셀을 단일 비트 셀로 변환하여 불량률을 개선하고 전체적인 수명을 연장하였다. 마지막으로 시뮬레이션을 통해 SSD의 증가한 수명을 측정하여 제안하는 아이디어의 효과를 증명하였다.

• 사물인터넷융복합논문지
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• 제9권4호
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• pp.9-14
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• 2023

최근 엔터프라이즈 및 데이터 센터에서는 급격하게 증가하고 있는 빅데이터를 관리하기 위한 자원 최적화 연구가 활발하게 진행되고 있다. 특히 고정 할당된 저장 자원과 비교하여 많은 자원을 할당하는 씬프로비저닝은 초기 비용을 줄이는 효과가 있으나 실제로 사용하는 자원이 증가할수록 비용의 효과는 감소하고 자원을 할당하기 위한 관리 비용이 증가하는 문제가 있다. 본 논문에서는 플래시 메모리의 물리적 블록을 단일 비트 셀과 다중 비트 셀로 구분하여 하이브리드 기법으로 포맷하고, 빈번하게 사용하는 핫 데이터와 사용량이 적은 콜드 데이터를 구분하여 관리하는 기법을 제안한다. 제안하는 기법은 씩프로비저닝과 같이 물리적으로 자원과 할당된 자원이 동일하여 추가적인 비용 증가 없이 사용할 수 있으며, 사용량이 적은 자원을 다중 비트 셀 블록에 관리하여 씬프로비저닝과 같이 일반적인 저장장치보다 더 많은 자원을 할당할 수 있는 장점이 있다. 마지막으로 시뮬레이션을 기반으로 실험을 통해 제안하는 기법의 자원 최적화 효과를 측정하였다.

• 전자공학회논문지C
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• 제36C권11호
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• pp.10-17
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• 1999

본 논문에서는 MOS 트랜지스터로만 이루어진 CMOS IADC(Current-mode Analog-to-Digital Converter)를 설계하였다. 각 단은 CSH(Current Sample-and-Hold)와 CCMP(Current Comparator)로 구성된 1.5-비트 비트 셀로 구성되었다. 비트 셀 전단은 CFT(Clock Feedthrough)가 제거된 9-비트 해상도의 차동 CSH를 배치하였고, 각 단 비트 셀의 ADSC(Analog-to-Digital Subconverter)는 2개의 래치 CCMP로 구성되었다. 제안된 IADC를 현대 0.65 ㎛ CMOS 파라미터로 ACAD 시뮬레이션 한 결과, 20 Ms/s에서 100 ㎑의 입력 신호에 대한 SINAD(Signal to Noise-Plus-Distortion)은 47 ㏈ SNR (Signal-to-Noise)는 50 ㏈(8-bit)을 얻었고 35.7 ㎽ 소비전력 특성을 나타냈다.

• 전자공학회논문지C
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• 제36C권8호
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• pp.10-21
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• 1999

본 논문에서는 12비트의 해상도와 65MHz의 변환속도를 가지면서 단일 3.3V의 공급전압으로 동작하는 전류 셀 매트릭스 구조의 CMOS D/A 변환기를 제안하였다. 설계된 CMOS D/A 변환기는 우수한 단조증가성과 빠른 정착시간을 가지는 전류 셀 매트릭스 구조의 장점을 이용하면서 기존의 D/A 변환기의 전류셀 간의 문턱전압의 부정합과 접지선의 전압 강하에 의한 오차를 감소시키기 위해 트리 구조 바이어스 회로, 대칭적 접지선 연결, 캐스코드 전류 스위치를 사용하여 구현되었다. 설계된 전류 셀 매트릭스 12비트 D/A 변환기를 $0.6{\mu}m$ CMOS n-well 공정을 이용하여 제작하였다. 제작된 DAC칩을 +3.3V 단일 공급전원을 이용하여 측정한 결과, 정착시간이 20nsec로써 50MHz의 변환속도와 35.6mW의 전력소모를 나타내었다. 또한 측정된 SNR, DNL은 각각 55 dB, ${\pm}0.5LSB$,${\pm}2LSB$를 나타내었다.

• 한국통신학회논문지
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• 제24권6B호
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• pp.1088-1097
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• 1999

이 논문에서는 무선접속노드와 무선링크로 구성되는 무선 ATM접속망에서 ATM 셀손실율을 정량적으로 분석하였다. 무선접속노드는 ND/D/1 queue로 모델링하였고 무선링크는 단일 및 버스트 에러환경으로 구분하였으며 단일 비트에러 환경보다 버스트 에러환경에서의 셀손실 확률이 더 높다는 것을 확인하였다. 무선 ATM접속망에서 ATM기술을 무선링크에 적용하는 경우에 Rayleigh 및 Rician 페이딩 채널특성, 전력제한, 버스트 에러 특성으로 인해 단일 비트에러 환경의 유선링크에서 보다 상당한 전송성능 열화가 발생하는 것은 필연적이며 이를 보상하기 위한 방안들이 강구되어야 한다. 이러한 무선 채널의 전송성능 열화현상을 극복하기 위해 CBR 트래픽에 적합한 FEC(Forward Error Correcting) 기법의 적용방안을 검토한 후, 이 중 대표적인 concatenated FEC 기법의 성능을 셀 손실율 측면에서 분석하였다.

• 한국통신학회논문지
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• 제24권7B호
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• pp.1289-1295
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• 1999

본 논문에서는 스위치의 운용 알고리즘에 따라 시뮬레이션 프로그램을 이용하여 입/출력 버퍼의 셀 손실율을 측정하였다. 그 결과 셀 손실에 영향을 주는 요소로서, 셀 도착 간격 시간(k(a))과 SPEEDUP FACTOR(SF) en 가지 요소에 따라 셀손실을 평가할 수 있음을 알 수 있었다. 셀 도착 간격 시간 혹은 주기성은 비트가 셀로 모이는데 걸리는 시간을 의미하며 스위치 속도 SF는 임의의 한 슬롯내에서 한 입력단에서 출력단으로 서비스 가능한 셀의 수를 나타내고 있다. 시뮬레이션의 결과에서 보면 입력 버퍼에서는 주지성에 따라, 출력 버퍼에서는 SF의 크기에 따라 셀손실율이 커진다는 사실을 알 수 있었다. 따라서 보다 정확한 고속 스위칭 향상을 위해서는 입/출력 버퍼의 크기 결정이 중요하다. 본 논문의 시뮬레이션 결과에서는 입력 버퍼가 100x셀 일 때 출력 버퍼가 40x셀 정도의 크기가 적합하다는 것을 얻어내었다. 물론 입/출력 버퍼를 크게 한다면 셀 손실이 작아지지만, 하드웨어를 구성하는데 문제점이 발생될 것이기 때문이다. 그리고 본 논문 결과치중 셀 도착 분포 상황은 변동계수 모델링 성정에 따라 SF가 처리하는 서비스의 셀 도착 분포에 의 \ulcorner달라지지만, 변동계수가 전혀 없는 이상적인 경우(CV=1)를 제외한 경우의 SF값을 만족한다고 하겠다. 끝으로 입/출력 버퍼를 가진 스위치 구조는 단지 출력 버퍼를 갖는 스위치 보다 지연이 크지만, VLSI의 발달로 셀의 처리 속도가 증가하므로 더 많은 장점을 갖게 될 것이다.

• 한국정보처리학회논문지
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• 제1권4호
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• pp.490-501
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• 1994

본 연구에서는 ATM 네트워크 트래픽 제어에서 사용되는 셀 마킹 기법의 문제점을 제시하고 사용자 레벨의 우선순위를 고려한 확장된 셀 마킹 기법을 제안하였다. 기존 의 트래픽 모니터링 기법에서는 셀의 트래픽 규약 위반 사항만을 가지고 셀의 CLP 비트를 1로 마킹하였다. 이렇게 함으로써 낮은 순위의 셀이 늘어나고, 사용자 레벨의 우선 순위와는 상관없이 셀의 등급이 낮아지게 되었다. 본 연구에서는 FCI 비트와 CLP 비트를 결합하여 3 레벨의 우선 순위 방식을 제안한다. CLP=0인 셀의 레벨을 2 단 계로 구분하였다. 결과적으로 제안한 기법이 기존의 방법보다 높은 순위 셀을 더 많이 보존할 수 있었으며 높은 순위의 셀 손실도 줄일 수 있었다. 또한 제안한 3 레벨에 대 해 두개의 임계차를 갖는 부분 버퍼 공유 기법(PBS : partial buffer sharing)으로 성 능을 분석하였다. 분석 결과 두개의 임계치를 갖는 PBS가 우선 순위없는 기법이나 한 개의 임계치를 가진 PBS 보다 더 효율적인 제어가 가능하였다.

• 대한전자공학회논문지SD
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• 제49권6호
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• pp.18-24
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• 2012

본 논문에서는 $0.18-{\mu}m$ CMOS 공정으로 제작된 무선 센서네트워크 송신기에 적용 가능한 50MHz/s 저전력 10비트 DAC 측정 결과를 제시한다. 제작된 DAC는 일반적 세그멘티드 방식과는 다르게 2단 온도계 디코더를 이용한 전류 구동 방식으로, 10비트를 상위 6비트와 하위 4비트로 나누어 구현하였다. 상위 6 비트의 온도계 디코더는 3비트의 행 디코더와 3비트의 열 디코더로 행과 열을 대칭적으로 구성하여 상위 전류 셀을 제어하였고, 하위 4비트도 온도계 디코더 방식으로 하위 전류셀을 구동하도록 설계하였다. 상위와 하위 단위 전류 셀은 셀 크기를 바꾸는 대신 바이어스 회로에서 하위 단위 전류의 크기가 상위 단위 전류와의 크기에 비해 1/16이 되도록 바이어스 회로를 설계하였다. 그리고 상위와 하위 셀간의 온도계 디코더 신호의 동기를 위해 입력 신호 및 디코딩 된 신호에 모두 동기화 래치를 적용하여 Skew를 최소화하도록 설계하였다. 측정결과 DAC는 50MHz클럭에서 최대 출력구동범위가 2.2Vpp이고, 이 조건에서 DC전원은 3.3 V에서 DC전류 4.3mA를 소모하였다. 그리고 DAC의 선형성 특성은 최대 SFDR이 62.02 dB, 최대 DNL은 0.37 LSB, 최대 INL은 0.67 LSB로 측정되었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 춘계학술대회
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• pp.163-165
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• 2018

GF(p)상 타원곡선 암호(ECC)와 RSA를 단일 하드웨어로 통합하여 구현한 공개키 암호 프로세서를 설계하였다. 설계된 EC-RSA 공개키 암호 프로세서는 NIST 표준에 정의된 소수체 상의 224-비트 타원 곡선 P-224와 2048-비트 키 길이의 RSA를 지원한다. ECC와 RSA가 갖는 연산의 공통점을 기반으로 워드기반 몽고메리 곱셈기와 메모리 블록을 효율적으로 결합하여 최적화된 데이터 패스 구조를 적용하였다. EC-RSA 공개키 암호 프로세서는 Modelsim을 이용한 기능검증을 통하여 정상동작을 확인하였으며, $0.18{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 11,779 GEs와 14-Kbit RAM의 경량 하드웨어로 구현되었다. EC-RSA 공개키 암호 프로세서는 최대 동작주파수 133 MHz이며, ECC 연산에는 867,746 클록주기가 소요되며, RSA 복호화 연산에는 26,149,013 클록주기가 소요된다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
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• pp.694-696
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• 2004

본 논문에서는 32$\times$32비트 곱셈 연산의 하위 32비트 결과를 한 클록 주기에 얻기 위한, 130MHz 파이프라인용 SIMD형 2단 곱셈 누산기를 설계하였다. 이 과정에서, Booth 부호기의 부분곱의 생성에 소요되는 지연을 줄이면서 부호가 있는 수의 연산을 수행할 수 있는 Booth 부호기를 설계하였다. 생성된 부분곱을 SIMD 명령어에 따라 크기가 선택된 Wallace Tree로 합산하고, 32$\times$32비트 곱셈 연산의 하위 32비트 결과를 제외한 모든 결과들은 두 번째 파이프라인 단에서 얻어지도록 하였다 현재 설계된 SIMD형 곱셈 누산기는 삼성 0.18$\mu\textrm{m}$ 표준 셀로 합성할 때, 1.65V, +1$25^{\circ}C$에서 약 7.61㎱의 임계 경로 지연을 갖는다