• 한국정보통신학회논문지
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• 제9권4호
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• pp.824-831
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• 2005

과거 기업의 네트워크 보안 시스템은 단일보안솔루션이거나 여러 방식을 복합했지만 유기적인 연계가 되지못해 비효율적인 시스템이었다. 그러나 이제 통합보안관리 솔루션이등장하면서, 한층더 강한 보안 시스템을 구축하게 되었다. 통합보안관리 시스템(ESM)은 여러 가지 보안 솔루션을 관리 하기 편하게 하기 위하여 각 에이전트의 통합을 이루는 방식을 취한다. 즉, 기존 VPN, FireWall, IDS등의 시스템을 보안정책에 맞추어 통합적으로 연계, 관리를 이루는 시스템이다. ESM이 기존의 보안시스템에 비하여 더욱 발전된 보안시스템 이기는 하나, 네트워크의 활용 및 기술의 발전 속도는 눈부신 속도로 증가 하고 있으며, 정보범죄 등의 역기능 또한 한층 그 수준을 높이고 있다. ESM 시스템도 많은 부분의 개선점이요구되고 있는데, 본 연구에서는 시스템 외부가 아닌 내부 보안에 대한 ESM의 취약점을 보완하고자 하였다. 보안정책의 기본이 되어지는 보안솔루션의 구조에 대해서 연구하여, 기존 보안시스템의 주 구성인 VPN, Firewall, IDS의 연계를 분석, 재구성하고 이를 통합하는 통합 보안 관리 시스템 자체의 보안을 강화 설계하였다. 가상의 칩입자를 설정하여 Telnet Log analysys IDS를 기존의 ESM 시스템과 제안된 ESM 시스템에 각각 적용한 접근 데이타를 비교, 분석하여 내부보안의 중요성과 제안된 시스템의 보안을 점검하였다.

• 한국정보통신학회논문지
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• 제10권3호
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• pp.503-510
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• 2006

Readout 회로는 검출기에서 발생되는 신호를 영상신호처리에 적합한 신호로 변환시키는 회로를 말한다. 일반적으로 감지소자와의 임피던스 매칭, 증폭기능, 잡음제거 기능, 및 셀 선택 둥의 기능을 갖추어야하며, 저 전력, 저 잡음, 선형성, 단일성(uniformity),큰 동적 범위(dynamic range), 우수한 주파수 응답 특성 등의 조건을 만족하여야 한다. Focal Plane array (FPA)용 자외선 영상 장비 개발을 위한 기술 요소는 첫째, 자외선 검출기(detector) 재료 및 미세 가공 기술 둘째, detector에서 출력되는 전기신호를 처리하기 위한 ReadOut IC (ROIC) 설계기술 그리고, detector 와 ROIC를 하이브리드 본딩하기 위한 패키지 기술 등으로 구분할 수 있다. ROIC는 영상장비 지능화 및 다기능화를 가능하게 하며, 궁극적으로 고부가가치 상품화를 위한 핵심부품이다. 특히, 고해상도 영상 장비용 ROIC의 개발을 위해서는 검출기 특성, 신호의 동적 범위, readout rate, 잡음 특성, 셀 피치(cell pitch), 전력 소모 등의 설계사양을 만족하는 고집적, 저 전력 회로설계 기술이 필요하다. 본 연구에서는 칩 제작 기간 단축 및 비용의 절감을 위하여 $8\times8$ FPA용 prototype ROIC를 설계 및 제작한다. 제작된 $8\times8$ FPA용 ROIC의 단위블럭 및 전체기능을 테스트하며, ROIC 제어보드 및 영상보드를 제작하여 UART(Universal Asynchronous Receiver Transmitter) 통신으로 PC의 모니터에서 검출된 영상을 확인함으로써, ROIC의 동작을 완전히 검증할 수 있다.

• 센서학회지
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• 제7권1호
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• pp.31-38
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• 1998

ISFET을 측정할 때 다채널 센서를 이용하면 신뢰도를 향상시킬 수 있고 노이즈를 제거할 수 있다. 향후 하나의 소자를 이용하여 여러 가지 이온을 측정할 수 있는 센서를 제조하기 위해서도 다채널 센서는 반드시 필요한 과정이다. 그러나 다채널 센서를 개발시 각 센서에 개별적으로 바이어스를 인가한다면 센서의 개수만큼 바이어스 회로가 필요하다. 본 논문에서는 영전위회로에 스위칭방식을 도입하여 4개의 pH-ISFET을 바이어스 하는 방식을 제안하였다. 제안된 회로는 4개의 센서에 대해 단지 하나의 바이어스 회로가 필요하므로 개별적인 바이어스 인가방식에 비해 전력을 적게 소모하며 적은 면적에 구현할 수 있다. 제안된 회로는 이산소자를 이용하여 성능을 검증하였다. 또한 최근 센서시스템이 휴대화 되어지는 경향에 따라 검증된 바이어스 회로를 CMOS를 이용하여 집적화 하였다. 설계된 바이어스 회로의 마스크 면적은 $660{\mu}m{\times}500{\mu}m$이다. ISFET은 반도체 집적회로 공정에 의해 제조되므로 향후 CMOS를 이용한 신호처리 회로와 함께 하나의 칩에 집적화 하여 다기능, 다채널, 그리고 지능형의 스마트센서 시스템으로 개발되어져야 바람직할 것이다.

• 한국통신학회논문지
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• 제42권4호
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• pp.716-722
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• 2017

본 논문에서는 은 나노 분말과 카본 잉크를 이용하여 13.56 MHz에서 동작하는 완전 인쇄형 NFC 태그를 설계 및 제작하였다. 제안된 NFC 태그는 50 pF의 내부 커패시턴스를 갖는 NFC 태그 IC에 적용하기 위해서, $2.74{\mu}H$의 인덕턴스를 갖는 원형 코일을 PI 필름 위에 설계하였으며, 전통적인 회로 제작 방식인 PCB 제조 공정에 비해 대면적 및 대량 생산, 저비용, 친환경공정 등의 장점을 가진 인쇄 전자 기술인 스크린 프린팅 기법을 이용하여 제작하였다. 제안된 구조는 단일 층으로 구현된 원형 코일, 코일 외곽과 중심부 사이에 칩 실장을 위한 점퍼 패턴, 그리고 코일과 점퍼 패턴과의 절연을 위한 절연 패턴으로 구성되어 있으며, 은 나노 분말과 카본 잉크를 이용하여 전도성 패턴과 절연 패턴을 중첩 인쇄하여 구현하였다. 본 논문에서 제안된 NFC 태그의 성능 검증을 위해 인쇄선폭, 두께, 선저항, 밀착력 그리고 환경 신뢰성 평가 등을 수행하였으며, 완전 인쇄형 제작 방식 기반 NFC 태그의 적합성을 확인하였다.

• 한국광학회지
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• 제8권6호
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• pp.510-515
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• 1997

광모듈에서는 반도체소자와 광섬유간의 복잡한 정렬에 필요한 패키지비용이 제조단가의 많은 비중을 차지하고 있어 수동정렬방식으로 광정렬절차를 제거하여 패키지비용을 절감하는데 대한 많은 연구가 행해지고 있다. 본 연구에서는 단일 모드 광섬유와 레이저 및 광검출기를 수동적으로 광결합시킬 수 있는 실리콘 광학벤치를 제작하고 이를 사용하여 광송수신기용의 광부모듈을 제작하였다. 기판의 구조에 있어서 V-홈에 정렬된 광섬유와 플립칩 본딩되는 LD간의 위치 정밀도를 개선하기 위하여 V-홈 식각패턴과 자기정렬된 정렬마크와 솔더댐을 사용하고 레이저의 높이조절 및 열방출을 위하여 도금된 금 받침대를 도입하였다. 실리콘 광학벤치를 이용하여 수동정렬방식으로 조립된 송신기용 광부모듈은 평균 -11.75.+-.1,75 dB의 광결합효율을 나타내었고 수신기용 광부모듈은 평균 -35.0.+-.1.5 dBm의 수신감도를 나타내었다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.91-96
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• 2011

본 논문에서는 전류 모드 동작에 기반한 IEEE 802.15.4 규격을 만족하는 2.4GHz 저전력 직접 변환 송신기를 제안하고 $0.13{\mu}m$ CMOS 공정을 이용하여 구현하였다. 제안된 송신기는 디지털-아날로그 변환기, 저역통과 필터, 가변 이득 I/Q 상향 혼합기, 구동 증폭기 및 LO 버퍼를 포함하는 주파수 나누기 2회로로 구성되어 있다. 디지털-아날로그 변환기와 저역통과 필터(LPF), 가변이득 I/Q 상향 혼합기의 트랜스컨덕터 단을 하나의 전류 미러 회로로 합친 간단한 구조를 제안하여 전력 소모를 줄이면서 선형성을 향상할 수 있도록 하였다. 구동 증폭기는 캐스코드 타입의 증폭기로 제어 신호를 이용하여 이득을 조절할 수 있게 하였고, 외부 4.8GHz 신호를 받아 주파수 나누기 2 전류 모드 로직 (CML) 회로를 사용하여 2.4GHz I/Q 차동 LO 신호를 생성하도록 설계하였다. 구현한 송신기는 30dB의 이득 조정 범위를 가지면서 0dBm의 최대 출력 신호에서 33dBc의 LO 누설 성분, 40dBc의 3차 하모닉 성분의 특성을 보이며, 구현한 칩의 면적은 $1.76mm{\times}1.26mm$으로 전력소모는 1.2V 단일 전원 전압으로부터 10.2mW이다.

• 한국전자파학회논문지
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• 제24권9호
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• pp.936-943
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• 2013

본 논문에서는 76.5~77 GHz 대역 차량용 장거리 주파수 변조 연속파 레이더 응용을 위한 단일 채널 레이더 시스템의 설계와 측정 결과를 보인다. 송신기는 상용 GaAs MMIC를 사용하였고, 수신기는 65 nm CMOS 공정을 사용해 설계한 회로를 사용하였다. 제작된 하향 변환 수신 칩은 -8 dBm의 낮은 LO 전력으로 동작하기 때문에, 송신출력에서 -19 dB 방향성 결합기를 사용하여 믹서를 구동하였다. 모든 MMIC는 WR-10 도파관이 형성되어 있는 알루미늄 지그 위에 실장하였으며, 마이크로스트립-도파관 급전기를 통해 혼 안테나를 구동하여 실험하였다. 제작된 레이더 시스템의 크기는 $80mm{\times}61mm{\times}21mm$이고, 출력 전력은 10 dBm, 위상 잡음은 1 MHz 오프셋에서 -94 dBc/Hz, 그리고 수신기의 변환이득은 12 dB이다.

• 한국통신학회논문지
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• 제27권7A호
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• pp.683-694
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• 2002

본 논문에서는 2D DWT(Discrete Wavelet Transform)를 이용하여 디지털 영상압축기를 FPGA에서 실시간 동작이 가능하도록 설계하였다. 구현된 웨이블릿을 이용한 영상압축기는 필터링을 수행하는 커널부와 양자화 및 허프만 코딩을 수행하는 양자화/허프만 코더부, 외부 메모리와의 인터페이스를 위한 메모리 제어부, A/D 컨버터로부터 영상을 받아들이기 위한 입력 인터페이스부, 불규칙적인 길이의 허브만 코드값을 32비트의 일정길이로 구성하는 출력 인터페이스부, 메모리와 커널사이 데이터를 정렬하는 메모리 커널 버퍼부, PCI와의 연결을 위한 PCI 입/출력부 그리고 그 밖에 타이밍을 맞추기 위한 여러 작은 모듈들로 구성된다. 열방향 읽기 동작을 행방향 읽기 동작으로 수행하기 위한 메모리 사상방식을 사용하여 외부 메모리에 영상을 저장하고 열방향의 수직 필터링 시 효율적으로 데이터를 메모리로부터 읽을 수 있게 한다. 전체적인 동작은 A/D 컨버터의 필드 신호에 동기하여 전체 하드웨어는 필드 단위로 파이프라인 동작을 하고 필드 단위의 동작은 DWT의 웨이블릿 필터링 레벨에 따라서 동작이 구분된다. 구현된 하드웨어는 APEX2KC EP20K600CB652-7의 FPGA 디바이스에서 11119(45%)개의 LAB와 28352(9％)개의 ESB를 사용하여 하나의 FPGA내에 사상될 수 있었고 부가적인 외부 회로의 필요없이 단일 칩으로써 웨이블릿을 이용한 영상압축을 수행할 수 있었다. 또한 33MHz의 속도에서 초당 30 프레임의 영상을 압축할 수 있어 실시간 영상 압축이 가능하였다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.14-23
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• 2002

본 논문에서는 SOVA(Soft Output Viterbi Algorithm)를 이용한 터보 복호기의 최적화된 설계를 위하여 두 가지 방법을 적용하고 검증하였다. 첫 번째 방법은 생존 경로를 찾기 위한 역추적9trace back) 회로와 2단 SOVA의 가중치 인자(weighting factor)를 찾기 위한 2단 역추적 회로를 동시에 적용시키는 것이다. 이 방법을 적용할 경우 두 단계의 기능을 동시에 수행하도록 하여 레지스터 교환 방식 혹은 역추적 회로만을 적용한 SOVA 디코더보다 속도와 면적의 효율성을 높일 수 있다. 두 번째 방법은 비례 축소 인자만을 적용한 SOVA 디코더보다 속도와 면적의 효율성을 높일 수 있다. 두 번째 방법은 비례 축소 인자(scalling factor)를 적용하여 디코더의 수행 시 발생된 왜곡을 보상하는 것이다. 이 방법을 부호율 1/3, 256 비트의 프레임 사이즈를 가지는 8-state SOVA 디코더에 적용하여 0.25에서 0.33사이의 비례 축소 인자 값을 얻을 수 있었다. 이에 따라 10E-4의 BER(에러율)에서 비례 축소인자가 없는 시스템에 비해 2dB의 SNR(신호 대 잡음비) 성능 향상이 있었다. 이렇게 제시된 방법을 바탕으로 Xillinx XCV 1000E FPGA를 이용하여 검증한 결과 256비트 프레임 사이즈의 경우 최대 33.6MHz 주파수에서 동작하였으며, 845 클럭의 지연속도를 가지고 175K개의 케이트 수를 가지는 단일 칩으로 동작을 검증하였다.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.430-439
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• 2004

OFDM 방식의 DVB-T 수신기에서 다수 반송파의 변ㆍ복조를 수행하는 8192점/2048점 FFT/IFFT 프로세서 (CFFT8k2k)를 설계하였다. 8192점 FFT와 같이 변환 크기가 큰 경우에는 매우 큰 용량의 메모리가 필요하므로, 메모리 효율적인 설계가 중요하다. 본 논문에서는 R4SDC (Radix-4 Single-path Delay Commutator)와 R4SDF (Radix-4 Single-path Delay Feedback)를 혼합한 Hybrid 구조를 적용함으로써 R4SDC 단일 구조에 비해 약 20%의 메모리를 줄였으며, 2단계 수렴 블록 부동점 스케일링 기법을 적용함으로써 기존의 CBFP 방식에비해 약 24%의 메모리를 감소시켰다. 이와 같은 메모리 효율적인 설계를 통해, 기존 방식의 약 57%의 메모리만으로 구현되었으며, 칩 면적과 전력소모가 크게 감소되었다. CFFT8k2k 코어는 Verilog-HDL로 설계되었으며, 102,000여 개의 게이트, 292k 비트의 RAM, 그리고 39k 비트의 ROM으로 구현되었다. $0.25-{\um}m$ CMOS라이브러리로 합성된 게이트 레벨 netlst와 SDF를 이용한 타이밍 시뮬레이션 결과, 2.5-V 전원전압에서 50-MHz로 안전하게 동작함을 확인하였으며, 8192점 FFT/IFFT 연산에 164-${\mu}\textrm{s}$가 소요되어 DVB-T 사양을 만족하는 것으로 평가되었다. 설계된 CFFT8k2k 코어는 FPGA로 구현하여 정상 동작함을 확인하였으며, 8192점 FFT의 평균 SQNR은 약 60-㏈로 분석되었다.