• 대한전자공학회논문지SD
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• 제41권2호
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• pp.1-8
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• 2004

STM-1 체계의 광통신용 광모듈 송수신부에 내장하기 위한 155.52 Mbps 트랜시버 ASIC을 0.6 ㎛ 2-poly 3-metal 실리콘 CMOS 기술을 이용하여 설계하였다 설계된 ASIC은 시스템에 의해서 처리된 155.52 Mbps 데이터 신호를 LD를 통하여 광신호로 변환하여 상대 시스템으로 송신하는 트랜스미터의 역할과, 상대 시스템으로부터 전송되어온 155.52 Mbps 광신호를 PD로 수신하여 전기신호로 변환하고 원형으로 복구하는 리시버의 역할을 한다. 트랜스미터와 리시버를 하나의 실리콘 기판에 집적하여 단일칩 형태의 트랜시버를 설계하기 위하여, 잡음 및 상호 간섭 현상을 방지하기 위한 배치 상의 소자 격리 방법뿐만 아니라 전원분리, 가드링, 격리장벽 등을 도입한 새로운 설계 방법을 적용하였다. 설계된 칩의 크기는 4 × 4 ㎟이며, 5 V 전원 공급상태에서 소모전력은 900 ㎽로 예측할 수 있었다.

• 대한전자공학회논문지SD
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• 제38권2호
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• pp.17-17
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• 2001

본 논문은 0.6㎛ CMOS 기술로 LZSS 알고리즘과 엔트로피 부호를 이용한 부호기/복호기 단일-칩의 본 논문은 0.6uul CMOS 기술로 LZSS 알고리즘과 엔트로피 부호를 이용한 부호기/복호기 단일-칩의 VLSI 설계 및 구현에 관하여 기술하였다. 처리 속도 50MHz를 갖는 사전탐색처리장치(DISP)의 메모리는 2K×Bbit 크기를 사용하였다. 이것은 매번 33개 클럭 중 한 개의 클럭은 사전의 WINDOW 배열을 갱신으로 사용하고 나머지 클럭은 주기마다 한 개의 데이터 기호를 바이트 단위로 압축을 실행한다. 결과적으로, LZSS 부호어 출력에 엔트로피 부호를 적용하여 46%의 평균 압축률을 보였다. 이것은 LZSS에 보다 7% 정도의 압축 성능이 향상된 것이다.

• 대한기계학회논문집B
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• 제36권9호
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• pp.901-905
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• 2012

본 논문에서는 다수의 전기장 분포가 생성되는 단일 미세유로를 이용한 폐암세포 전기천공 및 활성도 분석칩을 제안하였다. 종래의 세포 전기천공 분석칩은 다수의 전기장 분포를 형성하기 위해 다수의 전극패턴 또는 다수의 미세유로를 필요로 하여 구조가 복잡하였다. 반면, 제안된 세포 전기천공 및 활성도 분석칩은 한 쌍의 전극 사이에서 계단 형상으로 폭이 변화하는 단일 미세유로를 이용하여 다수의 전기장 분포를 형성함으로써 간단한 구조로 세포 전기천공 및 활성도를 분석할 수 있다. 제안된 세포 전기천공 및 활성도 분석칩은 0.3kV/cm에서 0.5kV/cm까지 5단계의 전기장이 발생되도록 설계하였다. A549와 H23의 두 종류의 비소세포 폐암세포주를 이용한 성능실험 결과, 활성을 유지하면서 전기천공된 세포의 비율이 0.4kV/cm의 전기장에서 각각 $26.6{\pm}0.7%$ 및 $51.4{\pm}3.0%$로 가장 높은 값을 보였다. 제안된 세포 전기천공 및 활성도 분석칩은 세포의 형질주입 연구를 위한 집적화된 세포칩으로 응용될 수 있다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2002년도 봄 학술발표논문집 Vol.29 No.1 (A)
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• pp.862-864
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• 2002

정보 보안을 위한 암호화 처리는 각종 컴퓨터 시스템이나 통신시스템에서 부가적으로 수행되기 때문에암호화 속도가 느린 경우에는 시스템의 속도 지연을 유발시키게 된다. 따라서 고속의 컴퓨터 연산이나 고속통신에 있어서 이에 맞는 고속의 암호화는 필수적으로 해결되어야 할 과제인데, 이것은 암호화 및 복호화를 하드웨어로 처리함으로서 가능하다. 본 연구에서는 차세대 표준 암호화 알고리즘인 AES-128의 암호화와 복호화를 단일 ASIC칩에 구현하고, 인터페이스 핀의 수와 내부 모듈간의 버스 폭에 따른 칩의 효율성을 평가하였다. 이 연구에서 VHDL 설계 및 시뮬레이션은 Altera 사의 MaxPlus 29.64를 이용하였으며, ASIC 칩은 Altera 사의 FLEXIOK 계열의 칩을 사용하였다.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.11-17
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• 2004

STM-1 체계의 광통신용 광모듈 송수신부에 내장하기 위한 155.52 Mbps 트랜시버 ASIC을 0.6 ㎛ 2-poly 3-metal 실리콘 CMOS 기술을 이용하여 구현하였다. 제작된 ASIC은 시스템에 의해서 처리된 155.52 Mbps 데이터 신호를 LD를 통하여 광신호로 변환하여 상대 시스템으로 송신하는 트랜스미터의 역할과, 상대 시스템으로부터 전송되어온 155.52 Mbps 광신호를 PD로 수신하여 전기신호로 변환하고 원형으로 복구하는 리시버의 역할을 한다. 트랜스미터와 리시버를 하나의 실리콘 기판에 집적하여 단일 칩 형태의 트랜시버를 설계하기 위하여, 잡음 및 상호 간섭 현상을 방지하기 위한 배치 상의 소자 격리 방법뿐만 아니라 전원분리, 가드링, 격리장벽 등을 도입한 새로운 설계 방법을 적용하였다. 설계된 칩의 크기는 4 × 4 ㎟이며, 루프백 측정에서 지터도 실효치 32.3 ps, 최대치 335.9 ps로 비교적 양호하게 나타났다. 전체 칩의 소비전력은 5V 단일전원 공급 상태에서 약 1.15 W(230 mA)로 나타났다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.68-75
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• 2007

NFC의 능동동작 모드, 수동동작 모드 및 RFID 동작 모드에 필요한 13.56MHz 트랜스미터와 리시버 및 RFID 태그 동작을 모두 지원하는 단일 칩 NFC 트랜시버를 설계 및 제작하고 동작을 검증하였다. 제안된 NFC 트랜시버는 외부전원 공급이 없어도 RFID 태그가 동작할 수 있도록 이니시에이터와 타겟의 2중 안테나 구조를 가지고 있다. 타겟 안테나는 이니시에이터 안테나의 접지 차폐층을 사용함으로써 이중 안테나의 유효면적이 단일 안테나에 비교해서 동일한 면적을 갖도록 안테나 구조를 제안하였고, 안테나의 선택 동작에 필요한 회로를 제안하였다. 제안된 NFC 단일 칩 트랜시버의 아날로그 전단부 회로는 능동모드와 RFID 리더를 위한 Reader/writer 블록의 트랜스미터와 리시버 회로부, 수동 모드와 태그 모드를 위한 태그 회로부로 구성된다. 태그 회로부는 정류기 및 부하 변조를 위한 수동소자가 포함되어 있으며, 정류기에서 생성되는 전압을 사용하여 외부 전원 없이도 태그 동작이 가능하도록 설계하였다. 제안된 트랜시버는 UART 직렬 인터페이스 회로를 통하여 호스트와 최대 212Kbps로 통신할 수 있다. 제안된 회로는 매그나칩의 0.35um 2-Poly 4-Metal CMOS공정으로 제작되었고, 칩의 유효면적은 $2200um{\times}360um$이다.

• 정보보호학회논문지
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• 제8권3호
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• pp.79-94
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• 1998

본 논문에서는 컴퓨터 시스템에서 정보보호를 위해 가장 많이 사용하고 있는 DES(Data Encryption Standard)암호알고리즘을 시스템 설계 기술언어인 VHDL(Vhsic Hardware Description Language)로 설계하고 이것을 칩으로 합성하여 하드웨어에서 차지하는 면적과 속도를 비교 분석하였다. 설계방법에 있어서는 구현하는 방법에 따라 전 라운드 구현형, S-box 공유형 그리고 단일 라운드 반복형 범용성을 갖도록 하여 FPGA로 구현한다. 본 논문에서 구현한 단일 라운드 반복형 설계는 Synopsys의 EDA 툴을 이용하여 시뮬레이션 및 합성을 하였고, Xilinx사의 xdm을 이용하여 XC4052XL 칩에 구현하였다. 그 결과 입력 클록 50MHz상에서 100Mbps의 암,복호화 속도를 갖는 범용성 암호칩을 설계 및 구현한다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 2004년도 하계종합학술발표회논문초록집
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• pp.326-326
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• 2004

• Korean Chemical Engineering Research
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• 제47권1호
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• pp.1-10
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• 2009

작은 크기의 고기능성 휴대용 전자기기 수요의 급증에 따라 기존에 사용되던 수평구조의 2차원 칩의 크기를 줄이는 것은, 전기 배선의 신호지연 증가로 한계에 도달했다. 이러한 문제를 해결하기 위해 칩들을 수직으로 적층한 뒤, 수평 구조의 긴 신호배선을 짧은 수직 배선으로 만들어 신호지연을 최소화하는 3차원 칩 적층기술이 새롭게 제안되었다. 3차원 칩의 개발을 위해서는 기존에 사용되던 반도체 공정들뿐 아니라 실리콘 관통 전극 기술, 웨이퍼 박화 기술, 웨이퍼 정렬 및 본딩 기술 등의 새로운 공정들이 개발되어야 하며 위 기술들의 표준 공정을 개발하기 위한 노력이 현재 활발히 진행되고 있다. 현재까지 4~8개의 단일칩을 수직으로 적층한 DRAM/NAND 칩, 및 메모리 칩과 CPU 칩을 한꺼번에 적층한 구조의 성공적인 개발 결과가 보고되었다. 본 총설에서는 이러한 3차원 칩 적층의 기본 원리와 구조, 적층에 필요한 중요 기술들에 대한 소개, 개발 현황 및 앞으로 나아갈 방향에 대해 논의하고자 한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 심포지엄 논문집 정보 및 제어부문
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• pp.137-140
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• 2005

The electronic dispenser is composed of electronic part and mechanical part. Electronic part is consisted of input keypad, micro-controller, display module, and pump module. In this paper we designed micro-controller for electronic part. The micro-controller controls display module and pump module. The display module is composed by LCD device, and the pump module is composed by motor device. The micro-controller for an electronic dispenser is designed by VHDL. We used WX12864APl for the LCD device and SPS20 for the stepping motor. Also, the micro-controller is designed by Altera Quartus tool and verified with Agent 2000 Design-kit using APEX20K Device. In this paper, we present possibility to adopt of biotechnology field through designing of one-chip controller for an electronic dispenser.