• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2005년도 춘계 종합학술대회 논문집
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• pp.443-447
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• 2005

텔레매틱스를 위한 임베디드 이동체 자동화시스템(EMAST : Embedded Mobile Automatic System for Telematics)인 EMAST는, CAN(Controller Area Network)과 ARM Processor를 이용한 임베디드 이동체 자동화 시스템을 단일 칩(System-on-Chip)으로 구현된다. EMAST가 범용적으로 사용되기 위해서는 다음 두 조건을 만족해야만 한다. 첫째, 이동체 내부 인터페이스는 Differential Transceiver와 Optical Transceiver, Wireless Transceiver를 지원하도록 설계되어야하며, 둘째, EMAST와 텔레매틱스 망을 사용하는 단말기들 간의 인터페이스를 지원해야만 한다. 본 논문에서는 텔레매틱스를 위한 임베디드 이동체 자동화 시스템 구조 및 EMAST와 이동체각 Unit들과의 효율적인 인터페이스 구조를 제안하였다.

• 한국정보통신학회논문지
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• 제10권1호
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• pp.117-122
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• 2006

본 논문에서는 MB-OFDM 방식의 초광대역 시스템 응용을 위한 단일 단 cascode 구조의 CMOS 저잡음증폭기를 설계하였다. 광대역 ($3.1GHz\~4.9GHz$) 입력 매칭은 칩 면적과 잡음지수를 줄이기 위해 간단한 대역 통과 필터를 사용하여 수행하였다. $0.18{\mu}m$ CMOS 공정변수를 사용하여 모의실험 한 결과, 설계된 증폭기는 9.7dB의 최대 이득, $2.1GHz\~7.1GHz$의 3dB 대역폭, 2dB의 최소잡음지수, -2dBm의 IIP3, -11.8dB 이하의 입력 반사 손실 특성을 보이며, 1.8V 공급 전원전압에 25.8mW의 전력을 소모한다. 칩면적은 패드를 포함해서 $0.74mm^2$이다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 1998년도 학술발표대회 논문집 제17권 1호
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• pp.205-208
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• 1998

본 논문에서는 VLSI 기술에 바탕을 둔 top-down 접근 방식에 의하여 MPEG-2 오디오 부호화 알고리듬을 구현하였다. MPEG-2 오디오 부호화기의 알고리듬은 많은 연산량을 갖고 이질적인 특성을 갖고 이질적인 특성을 갖는 알고리듬들이 복합적으로 존재한다. 그러므로, 부호화기를 효과적으로 구현하기 위해서는 알고리듬 수준에서 구조적 수준에 이르기까지 많은 고찰이 이루어져야 한다. 본 논문에서는 우선 전체 부호화 알고리듬을 분석하여 이들을 다시 작업이라고 정의된 작은 부-알고리듬으로 나누었다. 다음으로, 분할된 작업들은 시간과 공간을 초대한 활용할 수 있도록 적절한 작업 순서를 부여하고, 좀 더 큰 모듈들로 모으는 클러스터링을 수행하였다. 마지막으로 이러한 분석 결과를 바탕으로, 실시간으로 동작하는 5.1 채널 MPEG-2 오디오 부호화기를 설계하였다. 설계된 시스템은 두 개의 하드웨어 블록과 한 개의 ASIP형 DSP 프로세서를 갖는 이질적인 다중 프로세서의 형태를 갖는다. 설계된 오디오 부호화기는 0.6$\mu\textrm{m}$ 표준 셀 기술을 이용하여 단일 칩으로 제작되었으며, PC에 탑재 가능한 시험 기판을 제작하여 동작을 검증하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2002년도 추계학술발표논문집 (중)
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• pp.897-900
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• 2002

인터넷은 공개된 네트워크이므로 사용자에게 편리성을 제공하지만 정보통신 시스템의 보호취약점이 심각하게 노출되기 시작하면서 보호의 필요성에 대한 인식이 높아지고 있어 정보보호 산업은 정보산업과 전반적인 발전뿐만 아니라 국가전략차원에서도 가장 중요한 요소의 하나로 부각되고 있다. 본 논문에서는 기밀성 제공 측면에서 가장 널리 쓰이는 블록 암호 알고리즘의 국내 표준인 SEED와 차세대 암호 알고리즘으로 미연방 표준인 AES Rijndael을 단일칩으로 통합 구현하였다. 두 알고리즘 모두 라운드 변환을 반복 처리하는 구조를 채택하였으며, 자원을 최대한 공유할 수 있도록 설계하였다. 설계된 암호 프로세서는 Xilinx XCV-1000E FPGA로 구현, 테스트 보드 상에서 기능을 검증하였다.

• 대한임베디드공학회논문지
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• 제16권6호
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• pp.241-246
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• 2021

In this paper, we developed the evaluation system for the active noise control so that the algorithms can be easily evaluated in real-time on the system. We implemented the active noise controller based on a single-chip with only additional op-amps for signal conditioning because the TMS320C280049 MCU includes almost all necessary peripherals for the active noise controller. Due to the difficulty in testing algorithms on embedded-type hardware unlike in computer simulation, we also developed GUI-based evaluation software which makes it simple to test algorithms on the hardware. Using the GUI software, we can optimize the parameters of the algorithms with ease in a specific noise environment because the parameters can be adjusted in real-time when the algorithm is running on the hardware.

• 한국통신학회논문지
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• 제21권12호
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• pp.3235-3245
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• 1996

이산스펙트럽(Spread Spectrum) 통신 시스템에 사용되는 DDFS(Direct Digital Frequency Synthesizer)는 짧은 천이시간과 광대역의 특성을 요구하고, 전력소모도 적어야 한다. 이를 위해서 본 연구의 DDFS는 파이프라인 구조의 위상 가산기와 4개의 sine ROM을 병렬로 구성하여, 단일 sine ROM으로 구성된 DDFS에 비해 처리 속도를 4배 개선하였다. 위상 가산기의 위상 잘림으로 나빠지는 스펙트럼 특성은 위상 가산기 구조와 같은 잡음 정형기를 사용하여 보상하였고, 잡음 정형기의 출력 중 상위 8-bit만을 sine ROM의 어드레스로 사용하였다. 각각의 sine ROM은 사인 파형의 대칭성을 이용하여, 0 ~ $\pi$/2 사인 파형의 위상, 진폭 정보를 저장함으로 0 ~ 2$\pi$ 사인 파형의 정보를 갖는 sine ROM에 비해 크기를 크게 줄였고, 어드레스의 상위 2-bit를 제어 비트로 사용하여 2$\pi$의 사인 파형을 조합했다. 입력 클럭을 1/2, 1/4로 분주하여, 1/4 주기의 낮은 클럭 주파수로 대부분의 시스템을 구동하여, 소비 전력을 감소시켰다. DDFS 칩은 $0.8{\mu}$ CMOS 표준 공정의 게이트 어레이 기술을 이용ㅇ하여 구현하였다. 측정 결과 107MHz의 구동 클럭에서 안정하게 동작하였고, 26.7MHz의 최대 출력 주파수를 발생시켰다. 스펙트럼 순수도(Spectral purity)는 -65dBc이며, tuning latency는 55 클럭이다. DDFS칩의 소비 전력은 40MHz의 클럭 입력과 5V 단일 전원을 사용하였을 때 276.5mW이다.

• 제어로봇시스템학회논문지
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• 제22권7호
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• pp.513-518
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• 2016

The piezoelectric actuating device is known for its large power density and simple structure. It can generate a larger force than a conventional actuator and has also wide bandwidth with fast response in a compact size. To control the piezoelectric actuator, we need an analog signal conditioning circuit as well as digital microcontrollers. Conventional microcontrollers are not equipped with an analog part and need digital-to-analog converters, which makes the system bulky compared with the small size of piezoelectric devices. To overcome these weaknesses, we are developing a single-chip controller that can handle analog and digital signals simultaneously using mixed-signal FPGA technology. This gives more flexibility than traditional fixed-function microcontrollers, and the control speed can be increased greatly due to the parallel processing characteristics of the FPGA. In this paper, we developed a floating-point multiplier, PWM generator, 80-kHz power control loop, and 1-kHz position feedback control loop using a single mixed-signal FPGA. It takes only 50 ns for single floating-point multiplication. The PWM generator gives two outputs to control the charging and discharging of the high-voltage output capacitor. Through experimentation and simulation, it is demonstrated that the designed control loops work properly in a real environment.

• 한국통신학회논문지
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• 제15권3호
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• pp.197-212
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• 1990

빠른 설계 시간 및 재 설계 가능성 부여 등에 주안점을 두어 고성능의 단일 칩 16-bit data path를 설계하였다. 원칙적인 설계 방법의 체계적인 연구를 위하여 module화의 개념을 근간으로한 설계방법을 도입하였으며, 이에 따라 각 내부블럭이 bus에 연결되어 독립적으로 동작하는 subsystem이 되도록 이를 결합하여 전체 시스템의 설계를 완성하였다. 시스템은 data path이다. Data path는 16-bit의 데이터를 처리하는 부분으로 ALU(Arithmetic Logic Unit), register file, barrel shifter 및 bus 회로로 구성된다. 이 회로에서의 게이트의 폭과 길이는 spice2를 사용하여서 결정하였다. 회로 시뮬레이션의 결과는 기대하였던 회로 특성과 잘 일치하였다.

• 한국정보과학회논문지:시스템및이론
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• 제32권11_12호
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• pp.587-597
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• 2005

최근 플래시메모리에 기반한 내장형 컴퓨터시스템의 사용이 급증하고 있다. 이러한 내장형시스템은 일반적으로 빠른 부팅시간을 제공해야 한다 하지만 부팅과정에서 플래시메모리용 파일시스템을 초기화하는 마운팅 시간이 플래시메모리의 크기에 따라 1-25초가량 소요된다. 현재 플래시메모리 단일 칩의 용량은 매년 2배씩 증가하는 추세에 있기 때문에 플래시메모리용 파일시스템을 마운트하는 시간이 내장형 시스템의 부팅시간을 지연시키는 중요한 요인이 될 것이다. 본 논문에서는 플래시메모리용 파일시스템의 메타데이타를 언마운팅 시점에 플래시메모리에 기록하고 이후에 마운팅하는 시점에 빠르게 읽어 들임으로써 마운팅 시간을 크게 단축하는 메타데이타 스냅샷 기법들을 NOR형과 NAND형 플래시메모리의 특성에 맞춰 설계한다. 파일시스템이 정상적으로 언마운트되지 않은 경우에는 이를 자동으로 인식하고 빠르게 에러를 복구할 수 있는 새로운 기법들을 사용한다. 성능평가를 통해서 제안하는 기법들은 대표적인 플래시메모리용 파일시스템인 JFFS2와 비교하여 마운팅 시간을 100배가량 단축시킴을 보인다.

• 한국전자파학회논문지
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• 제16권9호
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• pp.872-882
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• 2005

본 논문에서는 수식적 방법을 통하여 수동 RFID 태그 안테나의 동작 원리를 설명하였고, 유도 결합 방식을 이용하여 커패시티브한 태그 칩을 부가적인 정합 회로 없이 장착할 수 있는 UH F대역 초소형 수동 RFID 태그 안테나를 제안하였다. 제안한 안테나는 단일 평면 구조 형태로 PET 기판에 손쉽게 인쇄할 수 있어 생산비 절감을 통한 대량 생산이 용이하며, Pareto 유전자 알고리즘과 IE3D 시뮬레이션 툴로 최적화하여 안테나의 크기를 kr=0.27($2 cm^2$)까지 소형화하였다. 최적화 한 RFID 태그 안테나의 성능을 검증하기 위하여 몇 개의 표본 안테나를 제작하고 반사 손실, 복사 효율, 복사 패턴 등을 측정하였다. 상용 태그 칩과 고정형 리더 시스템을 이용하여 제작된 태그 안테나의 인식 거리를 측정하였고, 약 $1{\~}3 m$의 인식 거리를 가지는 것을 확인하였다.