• 전자공학회지
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• 제30권9호
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• pp.59-59
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• 2003

여러기능들이 복합적으로 통합되고 있는 단일칩시스템을 설계하는데 있어 소프트웨어와 하드웨어를 가능한 일찍 통합하여 검증하는 것이 무엇보다 중요하다. 이러한 조기 통합검증에 필요한 것이 가상프로토타입(Virtual-Prototype) 이다. 본 고에서는 IP(Intellectual Property) 와 단일칩시스템(SoC : System-on-a-Chip) 설계 및 검증에서 가상프로토타입의 필요성과 역할 그리고 이에 관련된 기술들에 대해 정리하고, 프로세싱 코어가 있는 단일칩시스템을 SystemC로 가상프로토타이핑한 사례를 통해 그 유용성을 설명한다.

• 전자공학회지
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• 제30권9호
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• pp.965-975
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• 2003

여러기능들이 복합적으로 통합되고 있는 단일칩시스템을 설계하는데 있어 소프트웨어와 하드웨어를 가능한 일찍 통합하여 검증하는 것이 무엇보다 중요하다. 이러한 조기 통합검증에 필요한 것이 가상프로토타입(Virtual-Prototype) 이다. 본 고에서는 IP(Intellectual Property) 와 단일칩시스템(SoC : System-on-a-Chip) 설계 및 검증에서 가상프로토타입의 필요성과 역할 그리고 이에 관련된 기술들에 대해 정리하고, 프로세싱 코어가 있는 단일칩시스템을 SystemC로 가상프로토타이핑한 사례를 통해 그 유용성을 설명한다.

• 한국정보과학회논문지:시스템및이론
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• 제34권4호
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• pp.145-157
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• 2007

단일 칩 다중 프로세서의 경우 표준화된 병렬 프로그래밍 방법이 없는데 OpenMP를 사용하면 병렬 프로그래밍이 쉬우므로 OpenMP는 단일 칩 다중 프로세서를 위한 매력적인 병렬 프로그래밍 모델이다. 그런데 단일 칩 다중 프로세서 시스템의 구조는 대상 응용 프로그램에 따라 다양할 수 있다. 따라서 각 시스템마다 다른 방식으로 OpenMP를 구현해야 할 필요가 있다. 본 논문에서는 운영체제를 사용하지 않는 단일 칩 다중 프로세서를 위한 OpenMP 구현과 주요 디렉티브의 효과적인 변환을 제안하여 특수한 하드웨어에 의존하지 않고 OpenMP 디렉티브의 추가적인 확장 없이 성능을 향상 시킬 수 있게 한다. 실험은 대상 플랫폼인 CT3400에서 수행하고 그 결과를 제시한다.

• 한국전자파학회지:전자파기술
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• 제14권2호
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• pp.55-67
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• 2003

본 고에서는 차세대 무선통신용 초소형 단말기 구현에서 RF 시스템의 성능 개선에 크게 기여하게 될 RF 집적형 안테나 기술 현황과 향후 발전 방향이 제시된다. 고성능을 유지하면서 초소형 RF 전치단을 실현하기 위한 능동소자와 안테나가 결합하여 복합 기능을 하는 능동 집적 안테나(AIA, Active Integrated Antenna) 기술 현황, RF 시스템 단일 패키지(RF-SOP, System On Package) 형태에 집적 가능한 안테나 및 미래의 꿈인 RF 시스템 단일 칩 (RF-SOC, System On Chip)을 향한 단일 칩 안테나 (AOC, antenna on chip) 기술 동향 등이 기술된다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2002년도 봄 학술발표논문집 Vol.29 No.1 (A)
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• pp.862-864
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• 2002

정보 보안을 위한 암호화 처리는 각종 컴퓨터 시스템이나 통신시스템에서 부가적으로 수행되기 때문에암호화 속도가 느린 경우에는 시스템의 속도 지연을 유발시키게 된다. 따라서 고속의 컴퓨터 연산이나 고속통신에 있어서 이에 맞는 고속의 암호화는 필수적으로 해결되어야 할 과제인데, 이것은 암호화 및 복호화를 하드웨어로 처리함으로서 가능하다. 본 연구에서는 차세대 표준 암호화 알고리즘인 AES-128의 암호화와 복호화를 단일 ASIC칩에 구현하고, 인터페이스 핀의 수와 내부 모듈간의 버스 폭에 따른 칩의 효율성을 평가하였다. 이 연구에서 VHDL 설계 및 시뮬레이션은 Altera 사의 MaxPlus 29.64를 이용하였으며, ASIC 칩은 Altera 사의 FLEXIOK 계열의 칩을 사용하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2002년도 하계학술대회 논문집 D
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• pp.2605-2607
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• 2002

전력선 통신의 경우 X-10, LonWorks, CEBus, iCAL PLX 등의 가정자동화 네트워크를 위한 프로토콜이 있으며 이와 함께 Philips사(社)의 TDA5051AT, ST사(社)의 ST7537HS1 그리고 National Semiconductor사(社)의 LM1893/LM2893의 단일 칩 전력선 모뎀이 있다. 이러한 단일 칩 전력선 모뎀은 간단한 주변회로 및 컨트롤러만으로 가정기기의 제어 시스템을 구성할 수 있으므로 개발이 용이하고 비용이 저렴하다는 등의 장점을 가지고 있다. 본 논문에서는 이러한 단일 칩 전력선 모델의 중에서 ST사(社)의 ST7S37HS1, Philips사(社)의 TDAS051AT를 선정하여 가정 내에서의 통신에 대하여 성능을 비교, 검토하였다. 성능의 비교, 검토는 가정 내의 AC 220V, 60Hz 전원 전압의 영 전위 및 최대 전위 지점에서 데이터를 전송할 경우에 나타나는 에러의 수로 확인하였다.

• 한국정보처리학회논문지
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• 제5권6호
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• pp.1639-1651
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• 1998

본 논문에서는 RESO(REcomputation with Shifted Operands)와 같은 시간 결함허용 기법을 이용한 단일칩 컴퓨터의 결함허용성을 평가하기 위한 분석 및 시뮬레이션 모델을 제안한다. 단일칩으로 들어오는 모든 작업은 이중화 처리된다고 가정하고 1차 작업과 2차 작업의 효율적인 처리를 위한 세가지 스케쥴링 방법들을 제안하고 분석한다. 고안된 스케쥴링 방법들은 결함과 결함허용으로 인한 응답시간 지연이 시스템의 비용에 미치는 영향을 단일칩의 부하와 결함발생율에 따라서 평가한다. 제안된 모델을 사용하면 비용, 단일칩의 부하 및 결함발생율과 같은 실험 파라미터에 기초한 최적 지연($\kappa$)를 가지는 결함허용 스케쥴을 구할 수 있다.

• 정보보호학회논문지
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• 제8권3호
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• pp.79-94
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• 1998

본 논문에서는 컴퓨터 시스템에서 정보보호를 위해 가장 많이 사용하고 있는 DES(Data Encryption Standard)암호알고리즘을 시스템 설계 기술언어인 VHDL(Vhsic Hardware Description Language)로 설계하고 이것을 칩으로 합성하여 하드웨어에서 차지하는 면적과 속도를 비교 분석하였다. 설계방법에 있어서는 구현하는 방법에 따라 전 라운드 구현형, S-box 공유형 그리고 단일 라운드 반복형 범용성을 갖도록 하여 FPGA로 구현한다. 본 논문에서 구현한 단일 라운드 반복형 설계는 Synopsys의 EDA 툴을 이용하여 시뮬레이션 및 합성을 하였고, Xilinx사의 xdm을 이용하여 XC4052XL 칩에 구현하였다. 그 결과 입력 클록 50MHz상에서 100Mbps의 암,복호화 속도를 갖는 범용성 암호칩을 설계 및 구현한다.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.11-17
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• 2004

STM-1 체계의 광통신용 광모듈 송수신부에 내장하기 위한 155.52 Mbps 트랜시버 ASIC을 0.6 ㎛ 2-poly 3-metal 실리콘 CMOS 기술을 이용하여 구현하였다. 제작된 ASIC은 시스템에 의해서 처리된 155.52 Mbps 데이터 신호를 LD를 통하여 광신호로 변환하여 상대 시스템으로 송신하는 트랜스미터의 역할과, 상대 시스템으로부터 전송되어온 155.52 Mbps 광신호를 PD로 수신하여 전기신호로 변환하고 원형으로 복구하는 리시버의 역할을 한다. 트랜스미터와 리시버를 하나의 실리콘 기판에 집적하여 단일 칩 형태의 트랜시버를 설계하기 위하여, 잡음 및 상호 간섭 현상을 방지하기 위한 배치 상의 소자 격리 방법뿐만 아니라 전원분리, 가드링, 격리장벽 등을 도입한 새로운 설계 방법을 적용하였다. 설계된 칩의 크기는 4 × 4 ㎟이며, 루프백 측정에서 지터도 실효치 32.3 ps, 최대치 335.9 ps로 비교적 양호하게 나타났다. 전체 칩의 소비전력은 5V 단일전원 공급 상태에서 약 1.15 W(230 mA)로 나타났다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (3)
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• pp.60-62
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• 1999

미세 회로 기술의 발전은 단일 칩에 집적될 수 있는 트랜지스터의 수를 지속적으로 증가시키고 있으며 이에 따라 설계의 복잡도 역시 크게 증가하고 있다. 이러한 설계 복잡도의 증가는 여러 기능 블록이 IP(Intellectual Property) 형태로 독립적으로 설계되어서 이들의 조합으로 새로운 시스템을 구성하는 시스템 온 칩(System On a Chi)과 같은 새로운 시스템 설계 방법에 대한 요구를 증가시키고 있다.[1]. 이런 시스템 온 칩에 사용될 메모리 시스템 역시 기존의 표준화된 메인 메모리 이 외에 각각의 다양한 응용에 적합한 맞춤형(Application Specific Standard Products) 내장 메모리 시스템 구조에 대한 필요성이 대두되고 있다. 이와 같이 특정 응용에 적합한 메모리 시스템을 설계할 수 있는 기본 정보를 제공해 주는 것이 필수적이다. 또한 이러한 정보에 따라 설계된 메모리 시스템에 대한 성능 평가할 환경도 함께 요구된다. 본 연구에서는 다양한 응용의 메모리 참조 특성을 분석하고 특성화하기 위하여 캐쉬 파라메터의 변화에 따른 캐쉬 접근 실패의 분포, 메모리 접근 영역의 분포, 참조 사이에 있는 유일한 참조의 수의 분포 등 다양한 정보를 제공해 주는 환경을 구축하였다.