• Journal of IKEEE
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• v.21 no.1
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• pp.100-103
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• 2017

Motion estimation occupies the largest computation in the video compression. Multiple processing elements are often exploited in parallel to meet processing speed. More processing elements increase processing speed, but they also increase hardware area. therefore, it is important to optimize the number of processing element. HEVC (high efficiency video coding) usually exploits multi-stage motion estimation algorithms for low computation and high performance. Since the number and position of search points are different in each stage, the utilization of the processing elements is not always 100% and the utilization is quite different with the number of processing elements. In this paper, the optimizing method is proposed on the number of processing elements. It finds out the optimal number of the processing elements for the given multi-stage motion estimation algorithm by calculating utilization and execution cycle of the processing elements.

• Education of Primary School Mathematics
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• v.17 no.3
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• pp.231-251
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• 2014

The number and units are not apart from each other, especifically units clarifies number. Students often encounters many problems involving units, researcher found that students have difficulty in recognize the meaning of calculation results. These students recognizes units, just presented thing in the problem. And they could not connect units with the meaning of calculation results. With this results, this study researched limitation of pre serviced didactic transposition and found the effectness of using units to recognize the meaning of calculation results. Especially we discussed didactic transposition with permitting probability of unit calculation and suggested implications. So we accented the inevitability of change, and tried to offer substantial help.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.16-18
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• 2002

고속 회로 합성에 있어서, Wallace 트리 스타일은 연산을 위한 가장 효율적인 수행 방식의 하나로 인식 되어졌다. 그러나, 이러한 방법은 빠른 곱셈기의 수행이나 여러가지 연산수행 에 있어, 입력 시그널을 고려하지 않은 일반적인 구조로 수행되어졌다. 본 논문은 연산기에 있어서 이러한 제한점을 극복하는 문제를 다룬다. 우리는 캐리-세이브 방법을 덧셈, 뺄셈, 곱셈 이 혼합되어 있는 일반적인 연산 회로에 적용한다. 그 결과 효율적인 회로를 생성하며, 시그널 들의 임의의 시그널 스위칭 변화에 대해 회로의 전력 소모를 최적화 한다. 우리는 이러한 최적화 방법을 여러 디지털 필터에 적용시켜 보았고 이는 기존의 비트 단위가 아닌 캐리-세이브 수행방법보다 상당한 양의 전력 소모의 향상을 보였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2013.11a
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• pp.1506-1509
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• 2013

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 복호기 설계를 위한 효율적인 in-loop filter의 하드웨어 구조 설계에 대해 기술한다. in-loop filter는 deblocking filter와 SAO로 구성되며, 블록 단위 영상 압축 및 양자화 등에서 발생하는 정보의 손실을 보상하는 기술이다. 하지만 HEVC는 $64{\times}64$ 블록 크기까지 화소 단위 연산을 수행하기 때문에 높은 연산시간 및 연산량이 요구된다. 따라서 본 논문에서 제안하는 in-loop filter의 deblocking filter 모듈과 SAO 모듈은 최소 연산 단위인 $8{\times}8$ 블록 연산기로 구성하여 하드웨어 면적을 최소화하였다. 또한 SAO에서는 $8{\times}8$ 블록의 연산 결과를 내부레지스터에 저장하는 구조로 $64{\times}64$ 블록 크기를 지원하도록 설계하여 연산시간 및 연산량을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 180nm 셀 라이브러리로 합성한 결과 동작 주파수는 270MHz이고, 전체 게이트 수는 48.9k이다.

• Proceedings of the Korea Information Processing Society Conference
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• 2004.05a
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• pp.101-104
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• 2004

R-Tree 색인은 기존의 공간 데이터베이스관리시스템에서 공간 데이터 검색을 위하여 많이 사용되고 있는 공간 색인기법이다. 하지만 R-Tree 색인에서 기존의 잠금(Lock) 기반 동시성 제어는 갱신연산의 잠금으로 인해 검색연산의 블록킹 오버헤드(blocking overhead)가 발생한다. 본 논문에서는 R-Tree 색인에서 검색연산의 블록킹 오버헤드의 주요 원인이 되는 노드 분할 연산과 MBR(Minimum Bounding Rectangle) 갱신연산에 대해 각각 노드단위와 노드엔트리 단위의 버전(Version)을 생성하고 유지하여 동시에 발생하는 검색연산이 갱신연산으로 인한 지연이 없이 자신에 알맞은 버전을 읽음으로써, 검색성능을 높일 수 있는 버전 기반의 동시성 제어 기법을 제안한다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04b
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• pp.18-20
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• 2000

공간 데이터베이스를 권한이 없는 사용자의 접근, 고의적인 파괴 혹은 우발적인 사고로부터 보호하기 위하여 공간 데이터베이스에 대한 보안정책의 수용이 필요하다. 보안등급의 적용 단위는 필드, 객체, 레이어 단위의 방법이 있으며, 객체 단위의 보안등급 적용은 인접한 객체의 위상관계에 의한 정보 유출의 문제점이 있고, 레이어 단위 보안등급의 적용은 공간 객체에 대한 사용자의 접근성을 저하시키는 문제를 발생시킨다. 본 논문에서는 공간 객체에 대한 사용자의 접근성을 향상시키기 위하여 타일 단위의 접근제어 기법을 제안한다. 타일 단위 접근제어 기법은 보안등급 적용 단위를 타일(Tile)로 하며 레이어, 지도의 보안등급은 하위 수준인 타일과 레이어에 부여된 보안등급의 최하위 등급으로 각각 설정한다. 제안한 기법의 구현을 위해 타일의 구조와 스키마를 정의하고, 보안 유지를 위한 연산 제약사항을 기술한다. 연산 제약 사항은 기본적으로 BLP의 속성을 따르고, 상위 등급 객체에 대한 수정 방지와 하위 등급 객체에 대한 수정 허용을 위해서 BLP 속성을 확정한다. 제안된 기법은 레이어 단위의 접근제어 기법에서 발생하는 문제점을 해결하여 객체에 대한 사용자의 접근성을 향상시키며 인접한 객체 사이의 위상관계에 의한 정보의 유출을 방지한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2012.11a
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• pp.645-648
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• 2012

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 복호기 설계를 위한 효율적인 SAO(Sample Adaptive Offset)의 하드웨어 구조 설계에 대해 기술한다. SAO는 양자화 등의 손실 압축에 의해 발생하는 정보의 손실을 보상하는 기술이다. 하지만 HEVC의 최대 블록 크기인 $64{\times}64$ 단위를 화소 단위 연산을 수행하기 때문에 높은 연산시간 및 연산량이 요구된다. 따라서 본 논문에서 제안하는 SAO 하드웨어 구조는 $8{\times}8$ 단위를 처리하는 연산기로 구성하여 하드웨어 면적을 최소화하였고, 내부레지스터를 이용하여 $64{\times}64$ 블록 크기를 지원한다. 또한 기존 SAO의 top-down 블록분할 구조에서 down-top 블록분할 구조로 설계하여 연산시간 및 연산량을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 $0.18{\mu}m$ 셀 라이브러리로 합성한 결과 동작 주파수는 250MHz, 전체 게이트 수는 45.4k 이다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2012.07a
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• pp.109-110
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• 2012

본 논문에서는 홀로그램을 실시간으로 생성하기 위하여 수정된 디지털 홀로그램(computer-generated hologram, CGH) 수식을 재정의 하여 3단계로 나누고 2차원 블록 단위 기반의 컴퓨터 생성 홀로그램 생성기의 하드웨어 구조를 제안하였다. 유효광원의 대한 z축 항에 대하여 연산하는 공통항 연산기와 x,y축을 연산하는 죄표값 연산기 마지막으로 각 화소의 대하여 연산하는 화소값 연산기로 이루어진 하드웨어를 제안하고 구현 하였다. 구현한 하드웨어는 $32{\times}32$ 중간 블록의 구조를 가질 때 기존 연구에 비하여 86%이상의 DSP블록을 줄일 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.427-431
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• 2007

플래시 메모리는 강한 내구성과 소형화, 대용량화라는 특성 때문에 임베디드 시스템 및 관련 기기에서 널리 사용되고 있다. 플래시 메모리는 지움 횟수 제한이 있고 제자리 업데이트 시 지움 연산이 선행되어야 한다. 또한, 쓰기 단위에 비해 지움 단위가 커서 연산시간이 많이 걸리며, 지움 대상 블록이 많은 경우에는 쓰기 연산 지연의 원인이 된다. 본 논문에서는 이러한 쓰기 연산 지연을 예방하기 위하여 쓰기 연산량에 따라 지움 연산을 제어하는 효율적인 가비지 컬렉션 기법을 제안하고, YAFFS에 구현하여 성능 평가를 하였다.

• Proceedings of the Korean Society for Agricultural Machinery Conference
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• 2017.04a
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• pp.165-165
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• 2017

모돈은 사육 특성상 제한된 파일롯 공간 안에 장시간 머물기 때문에 과중한 몸무게에 의한 지제 이상, 섭식 등의 불량, 수면상태의 불량 등을 지속적으로 관찰해야 하는 대상이다. 측면에 다수의 초음파 센서를 설치하여 기립의 상태 및 운동 시 몸체 궤적의 특성을 분석하여 종합적으로 모돈의 행동 특성을 정량화 하고자 하였다. 이 과정에서 계측 신호의 값을 대수적으로 비교하는 방식에 한계가 있음을 발견하였고, 이를 해결하고자 10 Hz/Ch 내외의 시계열 상대거리 궤적 신호를 주파수 도메인으로 변경하여 분석을 수행하였다. 일정 주파수에 집중되어 있는 주파수 값의 크기 변화(파워 스펙트럼 밀도)를 기준으로 모돈의 움직임의 정상 상태 유무 판별이 가능하였다. 단, 이러한 분석은 계측 데이터를 일괄 처리 방식으로 분석하는 방법으로 도출이 되었으므로, 계측과 정량 분석을 동시에 수행하기 위한 개선이 필요하였다. 계측 시스템에서 사용한 마이크로 프로세서는 Nucleo-446(STMelectronics, CA, USA)로 180 Mhz의 클럭 속도로 작동하나, 총 100 Hz 내외의 16비트 계측 신호에 대해 추가적으로 FFT 등의 주파수 변환 신호 처리를 수행하기에는 연산 능력이 부족하였다. 한편, 주파수 분석의 주기를 1분 단위로 할 경우 처리해야할 정보의 크기는 $100{\times}60{\times}5{\times}2Byte$ 이므로 1분 내에 해당 연산을 종료할 수 있는 추가의 연산 장치가 필요하였다. 계측과 주파수 도메인 변환 연산을 동시에 수행하기 위하여 1 Ghz의 연산능력을 가진 ARM A9 계열의 초소형 멀티코어 AP인 NanoPi Neo Air(Friendlyarm, Guangzhou, China)을 선정하였다. 4개의 코어를 각각 계측, Median 필터링, Smoothing 연산, FFT 분석에 사용하여 1분 단위, 2분 단위, 5분 단위의 주파수 분석을 동시에 수행하였다. 병렬 연산 라이브러리는 오픈 소스인 MPICH(www.mpich.org)를 이용하였다. 상대적으로 여유있는 자원을 보유하고 코어를 실시간으로 결정하여 다수의 모돈 개체 동시 모니터링을 위한 네트워크 연결 역할을 동시에 수행하도록 하였다. 1주일 내외의 요인 실험 수행 결과, 약 70 Mbyte의 데이터가 축적이 되었으며, 1분 단위, 2분 단위, 5분 단위의 주파수 도메인 변환 후 결과를 동시에 취득할 수 있었다. 일부 주파수 도메인 상의 파워 밀도 값이 모돈의 행동 특성에 분석에 유효한 정보를 제공함을 발견하였다. 모돈사 내 현장 보급이 가능한 초소형 AP와 멀티 코어 기반 병렬 처리 기법을 이용한 현장 진단 시스템 개발 연구를 지속적으로 수행할 것이다.