• The Journal of the Korea institute of electronic communication sciences
• /
• v.9 no.4
• /
• pp.537-542
• /
• 2014

Track circuit is a simple electrical device which lies in the connection of the two rails by the wheels and axle of locomotives and rolling stock to short out an electrical circuit, used to detect the absence of a train on rail tracks. In railway signaling system, there are similar systems such as RFID and wheel sensor, GPS etc, are research and developing. Hybrid track circuit is using RFID antenna and reader on the cab and RFID tag on the sleeper. because of the safety in railway operation, tag detection of train position detection function in the hybrid track circuit needs high reliability. This paper studied tag recognition enhancement used tag angles.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2009.10a
• /
• pp.461-464
• /
• 2009

The conventional electro-mechanical circuit break and relay are widely used in large-sized DC power system. However, recently due to high reliability, remote controllability and small power dissipation of a RSPC (Remote Solid State Power Controller), high-friendly DC power systems have increasingly adopted the RSPC as an essential element. In this paper, we have conducted the modeling of a RSPC circuit and the simulation analysis for $I^2t$ curve, respectively.

• Proceedings of the KIPE Conference
• /
• 2016.07a
• /
• pp.97-98
• /
• 2016

일반적으로 산업체에서 사용되는 전압형 PWM(Pulse Width Modulation) 인버터는 2개의 스위칭 소자가 직렬 연결된 단상하프 브릿지 회로를 기본 회로로 사용한다. 보통 극(pole), 암(arm) 또는 레그(leg)라 불리며 상보적으로 스위칭한다. 하지만 게이팅 신호 전달의 시지연과 스위치의 온-오프 시간차이에 의해 두 스위치가 동시에 켜지는 단락 사고를 방지하기 위해 데드 타임을 사용한다. 데드 타임은 직렬 연결된 두 스위치를 동시에 끔으로써 인버터의 안정적인 동작을 보장하지만 인버터 출력 전압 제어가 불가능하여 전압 및 전류 왜곡과 소음, 진동을 야기한다. 본 논문에서는 데드 타임 보상을 위한 적절한 전압 선정 방법에 대해 알아본다. 데드 타임 보상 전압 선정을 위해 부하 전류의 6고조파 성분을 추출, 비교하여 적절한 데드 타임 보상 전압을 선정하였으며 실험을 통해 그 유효성을 검증하였다.

• Proceedings of the KIEE Conference
• /
• 2006.07a
• /
• pp.46-47
• /
• 2006

본 논문은 CD형 초전도 케이블을 22.9kV 다중접지 배전계통에 적용한 경우 불평형 지락 고장이 초전도 케이블에 미치는 영향을 검토하고 이로 인한 중성선 전류의 변화 및 계통보호를 위한 대책을 논한다. 3상 CD형 초전도 케이블을 사용하는 경우 귀로선은 전향선과 전류가 반대이면서 거의 동일한 전류가 흐르므로 회로의 인덕턴스를 크게 줄일 수 있지만 이를 위해 회로를 단락하여 운전하는 경우 지락고장시 영상회로가 별도로 존재하지 않으면 지락전류를 저감시키는 결과를 초래하게 되어 계통보호에 영향을 주게 된다. 본 논문은 EMTDC 프로그램을 활용하여 이 현상을 XLPE 케이블 계통과 비교, 모의하는 한편, 정상적인 보호계전기 동작이 가능토록 하는 대책에 대해 논한다.

• Journal of Welding and Joining
• /
• v.9 no.3
• /
• pp.34-40
• /
• 1991

An automatic welding system was constructed with a personal computer to capture the welding data in addition to vision seam tracking for the gas metal arc welding process. The monitoring of welding signals is composed of the acquisition of welding voltage and current, obtained by using two differential amplifiers and A/D converters, and processing of the measured data. Using interrupt handing circuit for time sharing, two jobs of seam tracking and monitoring were performed at the required sampling time. Relations between welding signals and various welding circumstances were analyzed from the experimental results.

• The Transactions of the Korean Institute of Electrical Engineers B
• /
• v.49 no.2
• /
• pp.85-92
• /
• 2000

30 kVA rotating-field type Super-Conducting Generator is built and tested with intensive FE(Finite Element) analysis. The generator is driven by VVVF inverter-fed induction motor. Open Circuit Characteristic(OCC) and Short Circuit Characteristic(SCC) are presented in this paper. Also, the test result under the light load(up to 3.6 kW) are given. From the design stage, 2-D FE analysis coupled with the external circuit has been performed. The external circuit includes the end winding resistance and reactance as well as two dampers. When compared with the test data, the FE analysis results show a very good agreement.

• Journal of the Korean Institute of Telematics and Electronics A
• /
• v.33A no.2
• /
• pp.184-195
• /
• 1996

Beause BiCMOS logic circuits consist of CMOS part which constructs logic function and bipolar part which drives output load, the effect of short faults on BiCMOS logic circuits represented different types from that on CMOS. This paper proposes new test method which detects short faults on BiCMOS logic circuits using current path graph. Proposed method transforms BiCMOS circuits into raph constructed by nodes and edges using extended switch-level model and separates the transformed graph into pull-up part and pull-down part. Also, proposed method eliminates edge or add new edge, according ot short faults on terminals of transistor, and can detect short faults using current path graph that generated from on- or off-relations of transistor by input patterns. Properness of proposed method is verified by comparing it with results of spice simulation.

• Journal of the Korean Institute of Telematics and Electronics A
• /
• v.31A no.4
• /
• pp.116-126
• /
• 1994

In this paper, the switch-level fault simulator for CMOS circuits with a gate-to-drain/source short fault is implemented. A fault model used in this paper is based on the graphical analysis of the electrical characteristics of the faulty MOS devices and the conversion of the faulty CMOS circuit to the equivalent faulty CMOS inverter in order to find its effect on the successive stage. This technique is very simple and has the increased accuracy of the simulation. The simulation result of the faulty circuit using the implemented fault simulator is compared with the result of the SPICE simulation.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.25 no.12A
• /
• pp.1904-1911
• /
• 2000

IDDQ 테스팅은 CMOS에서 발생 빈도가 가장 높은 합선고장을 효과적으로 검출할 수 있는 기법이다. 본 논문에서는 테스트 대상 회로의 게이트간에 발생 가능한 모든 단락을 고려하여, 이러한 결함을 효과적으로 검출하기 위한 테스트 패턴 생성기와 고장 시뮬레이터를 구현하였다. 구현된 테스트 패턴 생성기와 고장 시뮬레이터는 O(n2)의 복잡도를 가지는 합선고장을 효과적으로 표현하기 위한 기법과 제안된 테스트 패턴 생성 알고리즘 및 고장 collapsing 알고리즘을 이용하여 빠른 고장 시뮬레이션 수행시간과 높은 고장 검출률을 유지하면서 적은 수의 테스트 패턴의 생성이 가능하다. ISCAS 벤치마크 회로에 대한 실험을 통하여 기존의 다른 방식보다 성능이 우수함을 보여주었다.

• Proceedings of the KIPE Conference
• /
• 2013.07a
• /
• pp.234-235
• /
• 2013

PV cell model은 PV simulator를 제작하거나 시뮬레이션 Software를 통하여 PV 발전시스템을 분석하기 위하여 필요하다. PV cell의 I-V 특성곡선은 PV cell의 특성을 결정짓는 중요한 요소이며, 전기적으로 다이오드정수($I_o$, $v_t$)와 광전류원($I_{ph}$) 그리고 직렬저항($R_s$) 및 션트저항($R_{sh}$)으로 모델링 가능하다. 광 전류원은 일사량에 비례하여 그 값을 추정할 수 있으나 나머지 변수인 다이오드정수($I_o$, $v_t$)와 직렬저항($R_s$) 및 션트저항($R_{sh}$)은 제조사 데이터시트에서 제공하는 3개의 대표적인 운전점인 개방회로 전압($V_{oc}$), 단락회로 전류($I_{sc}$), 그리고 최대출력에서의 전압/전류($V_{MPP}/I_{MPP}$)를 기초로 수학적으로 해를 구하여야만 한다. 본 논문에서는 저자가 제안하는 K-알고리즘의 수학적 도출 과정과 수치해석적 특성을 고찰한다.