• 한국통신학회논문지
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• 제34권3A호
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• pp.281-289
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• 2009

무선 중계기 기술은 기지국과 음영 지역 사용자와의 통신을 가능케 함으로써 안정적인 신호 전송을 가능케 하고 셀 영역을 넓힐 수 있어 차세대 무선통신 핵심 기술로 주목받고 있다. 본 논문에서는 OFDM 시스템에서 복수개의 복조 후 전달 (DF) 중계기를 사용할 때, 고정된 비트당 오율 (BER) 및 전력 합 조건을 만족하면서 데이터전송률을 높일 수 있는 송신 전력 및 부반송파 할당 기법들을 제안한다. 컴퓨터 모의 실험을 통해 제안하는 기법들의 평균 전송률을 비교 평가하였다. 최적의 성능을 갖는 exhaustive 기법에 비교하였을 때, 제안하는 기법은 달성 가능한 평균 전송률 값의 차이가 거의 없으면서도 계산 복잡도는 크게 줄일 수 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제15권11호
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• pp.2465-2473
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• 2011

WiMAX, WLAN 등의 무선통신 시스템에 사용되는 LDPC(low density parity check) 복호기의 핵심 기능블록인 DFU(decoding function unit)의 회로 최적화를 제안한다. DFU를 2의 보수 연산 대신에 sign-magnitude 연산 기반으로 설계함으로써 수체계 변환과정을 제거하였으며, 모바일 WiMAX용 다중모드 LDPC 복호기에 사용되는 96개 DFU 배열의 게이트 수를 18% 감소시켰다. 제안된 DFU 구조를 적용하여 모바일 WiMAX 표준을 지원하는 다중모드 LDPC 복호기를 설계하였다. 설계된 LDPC 복호기는 0.18-${\mu}m$ CMOS 셀 라이브러리를 이용하여 50 MHz 클록주파수로 합성한 결과 268,870 게이트와 71,424 비트의 메모리로 구현되었으며, FPGA 구현을 통해 하드웨어 동작을 검증 하였다.

• 한국통신학회논문지
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• 제31권12C호
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• pp.1240-1248
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• 2006

본 논문에서는 다중사용자 하향링크 직교 주파수 분할 다중 접속 방식 (OFDMA)에서 궤환 비트량을 줄일 수 있고 제한된 송신전력 하에서 시스템의 전송률을 높일 수 있는 사용자 선택 방식, 대역 할당 방식 그리고 전력할당 방식에 관한 연구를 하였다. 기존에 제안된 방법은 단일 셀 내의 사용자가 모든 부대역의 채널 상태 정보(CQI, channel quality information)를 기지국으로 전송하였으나, 이러한 방식은 심각한 궤환 정보의 오버헤드가 발생한다. 따라서, 본 논문에서는 궤환 정보량을 줄이기 위하여 각 사용자가 일부 대역의 채널 상태 정보와 부가 채널정보를 기지국으로 궤환하여 효율적인 대역할당을 하며, 할당된 대역에 따라 효과적인 전력 할당과 변조 및 부호화 방식을 결정하는 시스템을 제안하였다. 컴퓨터 시뮬레이션을 통하여 전체 시스템에서의 궤환 정보량은 크게 줄이면서 시스템의 전송률 측면에서 조금의 성능열화만 발생하는 것을 확인하였다.

• 대한전자공학회논문지TC
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• 제40권2호
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• pp.56-63
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• 2003

본 논문은 IMT-2000 3GPP 시스템을 위한 다중 전송율 병렬형 간섭제거기의 구현시 성능에 영향을 미치는 구현 요소들에 대해서 고찰한다. 본 논문에서 고려되는 병렬형 간섭제거기는 복잡도를 고려하여 다중전송률 처리를 위하여 사용자간 비동기 환경에서 블록단위로 신호를 판정하고 샘플단위로 간섭제거를 수행하는 샘플단위 병렬형 간섭제거기를 사용한다. 샘플단위 간섭제거를 사용하면 기존의 블록단위 간섭제거방식에 비하여 복잡도를 크게 줄일 수 있으며, 사용자 수가 증가하는 경우에도 복잡도 증가를 최소화 할 수 있다. 모의실험을 통하여 동기화 되지 않은 사용자와 외부 셀 간섭, 타이밍 오류, 오버샘플링율, 양자화 비트 수가 간섭제거기 성능에 미치는 영향을 분석한다. 이를 바탕으로 성능과 복잡도를 고려한 최적의 파라미터를 도출하고, 실제 구현 시에 고려해야 할 여러 가지 구현 요소들에 대한 모델을 정립한다. 마지막으로, 시스템 복잡도 또한 중요한 구현요소 중의 하나이므로 사전 간섭제거 방식들에 따른 복잡도를 분석한다.

• 한국정보통신학회논문지
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• 제11권9호
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• pp.1709-1716
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• 2007

본 논문에서는 고속 동작을 위한 다중 SHA(sample and hold amplifier) 구조의 파이프라인 A/D 변환기(analog-to-digital converter)를 제안하였다. 제안된 구조는 변환 속도를 높이기 위해, 동일한 SHA를 병렬로 하는 다중 SHA를 구성하였다. 이를 비중첩 클럭(nonoverlapping clock)에서 동작하도록 하여 셀을 구성하는 SHA의 수와 비례한 빠른 샘플링 속도를 얻을 수 있도록 하였다. 제안된 구조를 적용하여 VDSL(very high-speed digital subscriber line) 모뎀의 아날로그 front-end단의 요구 사항을 만족하는 파이프라인 A/D 변환기를 설계하였다. 설계된 A/D 변환기의 DNL(differential nonlinearity)과 INL(integral nonlinearity)은 각각 $0.52LSB{\sim}-0.50LSB,\;0.80LSB{\sim}-0.76LSB$의 특성을 나타내어 설계 사양을 만족함을 확인하였다. 또한 2048 point 대한 FFT를 수행한 결과 SNR이 약 66dB로 10.7비트의 해상도가 얻어짐을 확인하였으며, 전력 소모는 24.32mW로 측정되었다.

• 한국정보통신학회논문지
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• 제25권3호
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• pp.419-426
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• 2021

NIST FIPS 186-2에 정의된 GF(p) 상의 5 가지 체 크기 (192, 224, 256, 384, 521 비트)와 8 가지의 산술연산 동작모드 (ECPSM, ECPA, ECPD, MA, MS, MM, MI, MD)를 지원하는 고성능 타원곡선 암호 프로세서 HP-ECCP를 설계하였다. HP-ECCP가 부채널 공격에 내성을 갖도록 만들기 위해, 타원곡선 점 스칼라 곱셈에 사용되는 개인키의 해밍웨이트에 무관하게 점 덧셈과 점 두배 연산이 균일하게 수행되는 수정된 left-to-right 이진 알고리듬을 적용하여 설계했다. 또한, 타원곡선 점 연산에 핵심이 되는 모듈러 곱셈 연산의 고성능 하드웨어 구현을 위해 Karatsuba-Ofman 곱셈 알고리듬, Lazy 축약 알고리듬, Nikhilam 나눗셈 알고리듬을 적용하여 설계했다. HP-ECCP를 180 nm CMOS 표준 셀 라이브러리로 합성한 결과 67 MHz의 동작 주파수에서 620,846 등가 게이트로 구현되었으며, 체 크기 256 비트의 ECPSM이 초당 2,200회 계산될 수 있는 것으로 평가되었다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.363-371
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• 2013

본 논문에서는 IEEE 802.16e 모바일 WiMAX 표준의 19가지 블록길이(576~2304)에 따른 6가지 부호율(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6)과 IEEE 802.11n WLAN 표준의 3가지 블록길이(648, 1296, 1944)에 따른 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중표준 LDPC 복호기를 설계하였다. Layered 복호방식의 블록-시리얼(부분병렬) 구조와 SM(sign-magnitude) 수체계 기반의 DFU(decoding function unit)를 적용하여 하드웨어 복잡도를 최소화시켰다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.13-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 312,000 게이트와 70,000 비트의 메모리로 구현되었고, 100 MHz@1.8V로 동작하여 79~210 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.132-135
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• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계하였으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 약 47% 감소시켰다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.7-13
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• 2011

본 논문에서는 디지털 위상고정루프(All-digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기(Time-to-Digital Converter)를 제안하고 구현하였다. 본 연구에서는 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)의 기본 구조에 버니어 지연단(VDL)을 이용하여 다중 위상을 얻음으로써 보다 높은 해상도를 얻을 수 있는 구조를 제안하였다. 게이티드 링 오실레이터(GRO)는 총 7개의 지연셀을 사용하였고, 버니어 지연단(VDL) 3단을 이용하여 총 21개의 다중 위상을 사용하여 시간-디지털 변환기(TDC)를 설계하였다. 제안한 회로는 $0.13{\mu}m$ 1P-6M CMOS 공정을 사용하여 설계 및 구현하였다. 측정결과, 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다. 전력 소비는 측정된 Enable 신호의 크기에 따라 최소 8.4mW에서 최대 12.7mW로 측정되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 춘계종합학술대회 A
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• pp.93-96
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• 2008

부호화율과 구속장을 선택적으로 지정할 수 있는 다중 표준용 파라미터화된 비터비 복호기의 효율적인 설계에 대해 기술한다. 설계된 비터비 복호기는 부호화율 1/2과 1/3, 구속장 7과 9를 지원하여 4가지 모드로 동작하도록 파라미터화된 구조로 설계되었으며, 각 동작모드에서 공통으로 사용되는 블록들의 공유가 극대화되는 회로구조를 적용하여 면적과 전력소모가 최소화되도록 하였다. 또한, one-point 역추적 알고리듬에 최적화된 ACCS (Accumulate-Subtract) 회로를 적용하여 완전 병렬구조에 비해 ACCS 회로의 면적을 약 35% 감소시켰다. 설계된 비터비 복호기 코어는 0.35-um CMOS 셀 라이브러리로 합성하여 79,818 게이트와 25,600비트의 메모리로 구현되었으며, 70 MHz 클록으로 동작하여 105 Mbps의 성능을 갖는다.