다중프로세서의 캐쉬 메모리 구현에서 가장 중요한 부분은 데이터의 동일성을 유지하는 방법이다. 그러나 프로세서-메모리 연결 방법(interconnection network)과 프로세서의 수에 따라 동일성 유지는 다양한 형태로 구현된다. 또한 그것은 시스팀의 성능과 구현의 난이도에 중대한 영향을 주므로 시스팀의 여러 면을 고려하여 형태가 정해진다. 본 논문은 공유 버스를 갖는 밀결합 다중프로세서의 캐쉬메모리의 구현에 관한 것이다. 이미 여러 다중프로세서에서 캐쉬메모리가 개발된 예가 있지만 한국전자통신연구소에서 개발중인 행정전산망 주전산기에 사용될 캐쉬 메모리는 Illinosis 캐쉬 코히어런스 프로토콜과 copy-back 방법을 사용하는 특징을 갖는다. 캐쉬 메모리의 설계 목표를 공유 버스에 최대 20개의 MC68030를 연결할 수 있는 다중 프로세서에서 프로세서수가 증가함에 따라 버스 사용량이 급증하는 현상을 막고 각 프로세서의 메모리 요구를 고속으로 처리해 줌으로써 프로세서의 처리 능력을 최대한 살리는데 두었다.
본 논문에서는 pended 프로토콜에 기반을 둔 단일 시스팀 버스와 공유 메모리를 중심으로 구성된 다중프로세서 컴퓨터시스팀의 성능을 해석하였다. 캐쉬 메모리 적중률, 시스팀 내의 프로세서 수, 메모리 모듈의 수와 입력 큐의 유무를 변수로 하여 시스팀 버스와 프로세서의 이용률, 메모리 충돌 현상의 정도, 즉 제안된 시스팀 구조에 대한 하드웨어 측면에서의 성능을 시뮬레이션을 통해 예측 분석하였다. 공유 메모리를 갖는 다중프로세서의 주요한 시스팀 성능 요소는 캐쉬 메모리의 적중률과 효과적인 공유 메모리 갱신 알고리즘, 시스팀 버스의 효율적인 다중프로세서 지원 기능 등이며 캐쉬 메모리 적중률이 프로세서 수의 증가에 따른 시스팀 성능의 선형적인 증가와 밀접한 관계를 나타내었다.
다중프로세서 컴퓨터시스팀의 성능은 시스팀 구성 요소인 하드웨어, 운영체제, 응용 프로그램의 특성에 매우 복잡하게 관련되어 있다. 시스팀 설계 단계에서 시스팀 구성요소에 대한 최적 형상을 결정하기 위하여 여러가지 설계대안에 대한 성능 한계를 구할 필요가 있다. 이를 위한 방법의 하나로 4-point bound 방법이 제시되었다. 본 논문은 pended protocol 로 동작하는 시스팀 버스 기반의 다중프로세서 시스팀의 성능 한계를 4-point bound 방법으로 분석한 것이다. 이를 위해 pended protocol의 동작 특성을 반영하는 작업부하를 정의하고, 캐시 적중률, 버스 동작 특성의 변화에 따른 다중프로세서 시스팀의 성능 한계를 예측 분석 한다.
n개의 동일한 프로세서 상에서 m개의 주기적인 태스크들의 적합한 스케줄을 구하기 위한 알고리즘을 제시한다. 정수이하의 작은 시간으로 태스크의 실행시간이 잘라질 수 있다는 가정 하에 태스크 집합은 기본 스케줄링 알고리즘을 통해서 부분적인 스케줄을 얻고 정수 화를 위한 다중프로세서 스케줄링 알고리즘으로 적합한 스케줄을 구성한다. 또한 태스크들에 대한 활용도의 합이 n보다 작거나 같다는 조건은 실시간 다중프로세서 시스템에서 주기적인 태스크 집합에 대한 적합한 스케줄을 구성하기 위한 필요.충분조건임을 보여준다.
본 논문은 2레벨 및 3레벨 형태의 펄스폭변조 기법을 해석한 후 이런 두 형태의 펄스폭변조인버터에 대한 제어기로서 사용될 수 있는 다중 프로세서를 설계하였다. 설계된 다중 프로세서 방식은 Supervisory 프로세서가 공용메모리를 통해서 Local 프로세서와 상호 연결되어 있는 계층적인 구성을 도입함으로써 정교한 디지탈제어특성을 보였다. 이런 다중 프로세서 구성을 실현함으로써 시스템의 소프트웨어를 변경시 큰 자유도를 얻을 수 있었고 단일 프로세서구성때보다 소프트웨어를 더욱 간단하게 할 수 있었다.
본 논문은 고속의 병렬 패킷 여과를 위한 다중프로세서 시스템이 가지는 단일 버퍼에서 단일 버퍼의 판독을 위한 다중프로세서 간의 경합을 중재하기 위한 효율적인 단일 버퍼 관리 방안을 제안하고 이를 실제의 다중 프로세서 시스템에 적용하여 실험함으로써 제안한 방안이 납득할 만한 성능을 제공함을 증명하였다. 병렬 패킷 여과시스템으로는 처리의 고속화를 위하여 패킷 여과규칙을 다중의 프로세서에 걸쳐 분산 처리하는 경우를 모델로 정하였다. 실제의 실험은 다중 프로세서를 가지는 네트워크 프로세서에서 이루어졌으며 100Mbps 의 통신망을 배경으로 하였다. 제안한 방안의 성능을 고찰하기 위하여 프로세서 수의 변화 및 여과 규칙의 처리 시간의 변화 등에 따르는 실제 패킷 전송률을 측정하였다.
본 논문은 다중 프로세서(Multiprocessor) 기반 다중 쓰레드(Multithreaded) 구조의 네트워크 프로세서를 이용한 패킷 치리 시스템에서 패킷을 보다 고속으로 처리하기 위한 쓰레드 스케줄링 기법을 제안한다 이를 위하여 스케줄링과 관련한 인자를 실험을 통하여 얻고, 패킷 내용 및 다중 쓰레드 아키텍쳐를 표현하는 인자를 포함하도록 설계하였다. 시뮬레이터를 이용한 실험을 통하여 제안된 스케줄링 기법이 제공하는 처리율 및 부하 분산 정도가 다른 스케줄링 기법과 비교하여 효율적임을 증명하였다.
적어도 20~30년 내에 완전한 ATM 망이 운용되기 위해서 음성 및 데이터와 같은 기존 협대역 통신뿐 아니라 대화형 TV같은 새로운 타입의 광대역 통신이 가능한 대용량 시스템이 요구되므로, 기존의 일반적인 ATM 교환기의 다중프로세서 시스템 구조 및 특성을 살펴보고, 초고속 정보 통신망 환경에 부합되는 대용량 ATM 시스템을 위한 새로운 다중프로세서의 구조를 고찰함으로써 미래의 시스템 설계 방향을 제시한다.
본 논문에서는 스타그래프 다중처리시스템을 위한 새로운 프로세서 할당방범을 제안한다. 기존의 할당방법은 프로세서 단편화로 인해 작업을 처리할 서브스타를 형성하지 못하면 프로세서 할당이 지연되는 문제점이 있었다. 이러한 할당 지연은 작업의 대기시간을 증가시키고 시스템의 성능 향상을 제한한다. 본 논문에서 제안하는 할당방법은 프로세서 할당 지연이 발생하면 동적할당테이블을 사용하여 단편화된 프로세서의 주소론 재생성한다. 새로운 주소의 프로세서들로 가용 서브스타를 형성하여 할당함으로써 작업의 대기시간을 줄이고 프로세서 단편화를 최소화한다.
분산 메모리에 기반한 다중 프로세서 시스템은 기존의 중앙 집중형 메모리 구조의 단점인 메모리 접근의 병목현상을 극복하고 프로세서와 메모리의 부가에 따라 메모리 대역폭을 확장시킬 수 있는 구조로써 최근의 다중 프로세서 시스템 구조의 주류로 대두되고 있다. 다중 프로세서 시스템의 성능은 메모리 접근 지연에 의하여 제한 받고 있는데 이러한 이유는 프로세서의 동작 주파수 속도에 비하여 메모리의 접근 지연이 수십 배 이상이 되기 때문이다. 특히 분산 메모리 다중 프로세서 시스템에 있어서 메모리 접근은 지역 메모리 접근과 원격 메모리 접근의 두 가지 유형으로 나눌 수 있는데 이 중 원격 메모리 접근 지연은 시스템의 상호 접속망 구조에 따라 지역 메모리 접근 지연에 비하여 수 배 내지 수십 배에 이르고 있다. 본 논문에서는 분산 메모리 다중 프로세서 시스템에서 상호 접속 망의 구조에 따라 원격 메모리 접근 간에도 시간 지연의 차이가 있음에 착안하여 원격 메모리 접근 시간 지연에 따른 최적화 된 원격 캐시 관리 정책을 제시하며 각 상호 접속 망의 구조에 따라 이러한 캐시 관리 정책에 의한 성능 향상의 정도를 측정한다.
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[게시일 2004년 10월 1일]
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