• ETRI Journal
• /
• v.10 no.3
• /
• pp.92-100
• /
• 1988

다중프로세서의 캐쉬 메모리 구현에서 가장 중요한 부분은 데이터의 동일성을 유지하는 방법이다. 그러나 프로세서-메모리 연결 방법(interconnection network)과 프로세서의 수에 따라 동일성 유지는 다양한 형태로 구현된다. 또한 그것은 시스팀의 성능과 구현의 난이도에 중대한 영향을 주므로 시스팀의 여러 면을 고려하여 형태가 정해진다. 본 논문은 공유 버스를 갖는 밀결합 다중프로세서의 캐쉬메모리의 구현에 관한 것이다. 이미 여러 다중프로세서에서 캐쉬메모리가 개발된 예가 있지만 한국전자통신연구소에서 개발중인 행정전산망 주전산기에 사용될 캐쉬 메모리는 Illinosis 캐쉬 코히어런스 프로토콜과 copy-back 방법을 사용하는 특징을 갖는다. 캐쉬 메모리의 설계 목표를 공유 버스에 최대 20개의 MC68030를 연결할 수 있는 다중 프로세서에서 프로세서수가 증가함에 따라 버스 사용량이 급증하는 현상을 막고 각 프로세서의 메모리 요구를 고속으로 처리해 줌으로써 프로세서의 처리 능력을 최대한 살리는데 두었다.

• ETRI Journal
• /
• v.10 no.3
• /
• pp.83-91
• /
• 1988

This paper describes the architecture and the performance analysis of a multiprocessor system, which is based on the shared memory and single system bus. The system bus provides the pended protocol for the multiprocessor environment. Analyzing the processor utilization, address/data bus utilization and memory conflicts, we use a simulation model. The hit ratio of private cache memory is a major factor on the linear increase of the performance of a shared memory based multiprocessor system.

• ETRI Journal
• /
• v.14 no.4
• /
• pp.137-147
• /
• 1992

다중프로세서 컴퓨터시스팀의 성능은 시스팀 구성 요소인 하드웨어, 운영체제, 응용 프로그램의 특성에 매우 복잡하게 관련되어 있다. 시스팀 설계 단계에서 시스팀 구성요소에 대한 최적 형상을 결정하기 위하여 여러가지 설계대안에 대한 성능 한계를 구할 필요가 있다. 이를 위한 방법의 하나로 4-point bound 방법이 제시되었다. 본 논문은 pended protocol 로 동작하는 시스팀 버스 기반의 다중프로세서 시스팀의 성능 한계를 4-point bound 방법으로 분석한 것이다. 이를 위해 pended protocol의 동작 특성을 반영하는 작업부하를 정의하고, 캐시 적중률, 버스 동작 특성의 변화에 따른 다중프로세서 시스팀의 성능 한계를 예측 분석 한다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2000.04a
• /
• pp.113-115
• /
• 2000

n개의 동일한 프로세서 상에서 m개의 주기적인 태스크들의 적합한 스케줄을 구하기 위한 알고리즘을 제시한다. 정수이하의 작은 시간으로 태스크의 실행시간이 잘라질 수 있다는 가정 하에 태스크 집합은 기본 스케줄링 알고리즘을 통해서 부분적인 스케줄을 얻고 정수 화를 위한 다중프로세서 스케줄링 알고리즘으로 적합한 스케줄을 구성한다. 또한 태스크들에 대한 활용도의 합이 n보다 작거나 같다는 조건은 실시간 다중프로세서 시스템에서 주기적인 태스크 집합에 대한 적합한 스케줄을 구성하기 위한 필요.충분조건임을 보여준다.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.12 no.5
• /
• pp.505-518
• /
• 1987

In this paper, the 2-level and 3-level types of PWM technique have been analyzed, and a multiprocessor has been designed as controller for these two types of PWM inverters. Designed multiprocessor employing a hierarchical structure of a SUPERVISORY PROCESSOR which interconnects three LOCAL PROCESSOR through a common memory technique has showed as elaborate digital control characteristic. Using this multiprocessor configuration the system could gain a great degree of freedom in change of software. Also software was simpler than a single processor configuration.

• Journal of the Institute of Electronics Engineers of Korea TC
• /
• v.41 no.7
• /
• pp.63-73
• /
• 2004

This paper proposes an efficient centralized sin91e buffer management algorithm to arbitrate access contention mon processors on the multi-processor system for high-speed Packet filtering and proves that the algorithm provides reasonable performance by implementing it and applying it to a real multi-processor system. The multi-processor system for parallel packet filtering is modeled based on a network processor to distribute the packet filtering rules throughout the processors to speed up the filtering. In this paper we changed the number of processors and the processing time of the filtering rules as variables and measured the packet transfer rates to investigate the performance of the proposed algorithm.

• The KIPS Transactions:PartC
• /
• v.11C no.3
• /
• pp.337-344
• /
• 2004

In this paper, we propose a thread scheduling algorithm for faster packet processing on the network processors with multithreaded multiprocessor architecture. To implement the proposed algorithm. we derived several basic parameters related to the thread scheduling and included a new parameter representing the packet contents and the multithreaded architecture. Through the empirical study using a simulator, we proved the proposed scheduling algorithm provides better throughput and load balancing compared to the general thread scheduling algorithm.

• Electronics and Telecommunications Trends
• /
• v.12 no.1 s.43
• /
• pp.15-25
• /
• 1997

적어도 20~30년 내에 완전한 ATM 망이 운용되기 위해서 음성 및 데이터와 같은 기존 협대역 통신뿐 아니라 대화형 TV같은 새로운 타입의 광대역 통신이 가능한 대용량 시스템이 요구되므로, 기존의 일반적인 ATM 교환기의 다중프로세서 시스템 구조 및 특성을 살펴보고, 초고속 정보 통신망 환경에 부합되는 대용량 ATM 시스템을 위한 새로운 다중프로세서의 구조를 고찰함으로써 미래의 시스템 설계 방향을 제시한다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2002.10c
• /
• pp.334-336
• /
• 2002

본 논문에서는 스타그래프 다중처리시스템을 위한 새로운 프로세서 할당방범을 제안한다. 기존의 할당방법은 프로세서 단편화로 인해 작업을 처리할 서브스타를 형성하지 못하면 프로세서 할당이 지연되는 문제점이 있었다. 이러한 할당 지연은 작업의 대기시간을 증가시키고 시스템의 성능 향상을 제한한다. 본 논문에서 제안하는 할당방법은 프로세서 할당 지연이 발생하면 동적할당테이블을 사용하여 단편화된 프로세서의 주소론 재생성한다. 새로운 주소의 프로세서들로 가용 서브스타를 형성하여 할당함으로써 작업의 대기시간을 줄이고 프로세서 단편화를 최소화한다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2005.07a
• /
• pp.61-63
• /
• 2005

분산 메모리에 기반한 다중 프로세서 시스템은 기존의 중앙 집중형 메모리 구조의 단점인 메모리 접근의 병목현상을 극복하고 프로세서와 메모리의 부가에 따라 메모리 대역폭을 확장시킬 수 있는 구조로써 최근의 다중 프로세서 시스템 구조의 주류로 대두되고 있다. 다중 프로세서 시스템의 성능은 메모리 접근 지연에 의하여 제한 받고 있는데 이러한 이유는 프로세서의 동작 주파수 속도에 비하여 메모리의 접근 지연이 수십 배 이상이 되기 때문이다. 특히 분산 메모리 다중 프로세서 시스템에 있어서 메모리 접근은 지역 메모리 접근과 원격 메모리 접근의 두 가지 유형으로 나눌 수 있는데 이 중 원격 메모리 접근 지연은 시스템의 상호 접속망 구조에 따라 지역 메모리 접근 지연에 비하여 수 배 내지 수십 배에 이르고 있다. 본 논문에서는 분산 메모리 다중 프로세서 시스템에서 상호 접속 망의 구조에 따라 원격 메모리 접근 간에도 시간 지연의 차이가 있음에 착안하여 원격 메모리 접근 시간 지연에 따른 최적화 된 원격 캐시 관리 정책을 제시하며 각 상호 접속 망의 구조에 따라 이러한 캐시 관리 정책에 의한 성능 향상의 정도를 측정한다.