• 전자공학회논문지
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• 제51권11호
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• pp.155-164
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• 2014

지역 히스토그램 평활화 방법은 입력 영상의 국부적은 밝기 특성을 부각시키기 위한 가장 널리 사용되는 방법들 중 하나이다. 그러나 지역 히스토그램 평활화 기반의 방법들은 몇 가지의 문제점들을 발생시킨다. 먼저, 국부적인 특성들을 과도하게 부각시켜 의도하지 않는 결함들을 발생시킨다. 두 번째, 국부 특성들의 향상이 전역 콘트라스트 향상을 증대시키지는 않는다는 점이다. 이러한 문제들을 해결하기 위해, 우리는 광원 정보를 이용한 지역 히스토그램 평활화 방법을 제안한다. 먼저, 광원 정보를 추정하기 위하여 제안하는 방법은 입력 영상의 다운 샘플링과 업 샘플링 과정을 통하여 획득된 블러 영상과 원 영상을 융합한다. 그 후, 지역 히스토그램 평활화 방법에서 추정한 변환 함수를 광원 정보를 이용하여 적응적으로 조절한다. 그 결과 기존 방법에서 발생할 수 있는 결함을 억제시키면서, 전역 콘트라스트와 국부 콘트라스트를 동시에 향상시킬 수 있다. 실험 결과들은 제안하는 방법이 기존 방법에 비해 수치적인 면과 시각적인 면에서 뛰어난 결과를 보임을 확인할 수 있다.

• 한국정보통신학회논문지
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• 제17권8호
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• pp.1777-1783
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• 2013

시간영역 해석 기법의 하나인 전달선로행렬 모델링을 이용하여 수중물체 이동시 나타나는 도플러 효과를 구현하는 방법에 관한 연구를 수행하였다. 수중물체가 이동하는 상황을 고려하기 위해 입력 신호의 위치를 수중물체의 이동속도에 맞추어 매 시각 마다 신호를 입력한 결과, 최대 2.47%의 아주 작은 오차 범위에서 도플러 효과를 얻을 수 있었다. 또한, 수중물체의 이동 속도를 조절하기 위해 입력 신호의 입력 속도를 조절하는 것에 의해 이론치와 비교하여 최대 0.63% 이내의 오차를 가지는 신뢰할 수 있는 수치 시뮬레이션 결과를 얻을 수 있었다.

• 한국인터넷방송통신학회논문지
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• 제22권5호
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• pp.185-191
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• 2022

본 연구에서는 U-Net, 잔차 신경망, 서브 픽셀 컨볼루션을 기반으로 새로운 초해상도 신경망을 제안한다. U-Net의 최대 풀링으로 인해 세부적인 정보의 손실이 일어나는 것을 막기 위해 서브 픽셀 컨볼루션을 활용한 다운 샘플링 그리고 연결을 제안한다. 이는 필터 안의 최대 값만으로 새로운 피처맵을 만드는 최대 풀링과 다르게 필터 안의 모든 픽셀을 사용한다. 2×2 크기의 필터가 지나가면서 왼쪽 위, 오른쪽 위, 왼쪽 아래, 오른쪽 아래의 픽셀들로만 이루어진 피처맵을 만든다. 이를 통해 크기가 절반이 되고, 피처맵이 개수가 4배가 된다. 그리고 연산량을 줄이기 위해 두 가지 방법을 제안했다. 첫 번째는 U-Net의 업 컨볼루션 대신 연산량이 없고, 성능이 더 좋은 서브 픽셀 컨볼루션을 사용한다. 두 번째는 U-Net의 연결 층 대신 두 피처 맵을 더하는 층을 사용한다. 밴치 마크 데이터 세트로 실험한 결과 스케일 2의 set5 데이터를 제외하고 모든 스케일 및 벤치마크 데이터 세트에서 더 나은 PSNR 값을 보여주고, 국소부위의 패턴을 명확하게 표현할 수 있었다.

• 대한전자공학회논문지SD
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• 제46권7호
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• pp.29-38
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• 2009

본 연구에서는 실시간 이산웨이블릿변환을 위한 컨볼루션기반 non-cascaded 구조를 구현하고자 병렬곱셈기-중간버퍼-병렬누적기의 고성능 병렬파이프라인 연산회로를 설계하였다. 이산웨이블릿변환의 컨볼루션 곱셈연산은 필터계수의 대칭성과 업/다운 샘플링이 고려된 최적화를 통해서 1/4정도로 감소시킬 수 있으며, 화상데이터와 다수 필터계수들 간의 곱셈과정을 LUT기반의 병렬계수 DA 곱셈기 구조로 구현하면 3$\sim$5배 고속연산처리가 가능하게 된다. 또한 컨볼루션의 곱셈결과를 중간버퍼에 저장하여 누적가산 과정에서 재사용하면 전체 곱셈연산량을 1/2로 감소시켜 연산전력을 절약시킬 수 있다. 중간버퍼는 화상데이터와 필터계수들의 곱셈결과값들을 컨볼루션의 누적가산 과정을 위해 정렬시켜 저장하게 되는데, 이때 병렬누적가산기의 고속 순차검색을 위해 정렬된 병렬저장이 이루어지도록 버퍼관리 구조를 설계한다. 컨볼루션의 병렬곱셈기와 병렬누적가산기는 중간버퍼를 이용한 파이프라인을 구성하게 되는데, 파이프라인 연산처리 효율을 높이기 위해 병렬곱셈기의 연산처리 성능에 맞추어 누적가산기 및 중간버퍼의 병렬화 구조가 결정된다. 설계된 고성능 이산웨이블릿변환기의 성능을 검증하기 위해서 0.18um 라이브러리를 이용한 후반부 설계를 하였으며, 90MHz에서 SVGA(800$\sim$600)영상을 30fps로 실시간 처리함을 확인하였다.