• Journal of Internet Computing and Services
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• v.25 no.1
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• pp.29-37
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• 2024

In this paper, we propose an efficient image processing system to detect and track the movement of specific objects such as patients. The proposed system extracts the outline area of an object from a binarized difference image by applying a thinning algorithm that enables more precise detection compared to previous algorithms and is advantageous for mixed-mode design. The binarization and thinning steps, which require a lot of computation, are designed based on RTL (Register Transfer Level) and replaced with optimized hardware blocks through logic circuit synthesis. The designed binarization and thinning block was synthesized into a logic circuit using the standard 180n CMOS library and its operation was verified through simulation. To compare software-based performance, performance analysis of binary and thinning operations was also performed by applying sample images with 640 × 360 resolution in a 32-bit FPGA embedded system environment. As a result of verification, it was confirmed that the mixed-mode design can improve the processing speed by 93.8% in the binary and thinning stages compared to the previous software-only processing speed. The proposed mixed-mode system for object recognition is expected to be able to efficiently monitor patient movements even in an edge computing environment where artificial intelligence networks are not applied.

• Journal of the Institute of Electronics and Information Engineers
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• v.49 no.12
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• pp.209-218
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• 2012

Recently, the Field Programmable Stateful Logic Array (FPSLA) was proposed as one of the most promising system integration technologies which will extend the life of the Moore's law. This work is the first proposal of the FPSLA design automation flow, and the approaches to logic synthesis, synchronization, physical mapping, and automatic placement of the FPSLA designs. The synchronization at each gate for pipelining determines the x-coordinates of cells, and reduces the placement to 1-dimensional problems. The objective function and its gradients for the non-linear optimization of the net length and placement density have been remodeled for the reduced global placement problem. Also, a recursive algorithm has been proposed to legalize the placement by relaxing the density overflow of bipartite bin groups in a top-down hierarchical fashion. The proposed model and algorithm are implemented, and validated by applying them to the ACM/SIGDA benchmark designs. The output state of a gate in an FPSLA needs to be duplicated so that each fanout gate can be connected to a dedicated copy. This property has been taken into account by merging the duplicated nets into a hyperedge, and then, splitting the hyperedge into edges as the optimization progresses. This yields additional 18.4% of the cell count reduction in the most dense logic stage. The practicality of the FPSLA can be further enhanced primarily by incorporating into the logic synthesis the constraint to avoid the concentrated fains of gates on some logic stages. In addition, an efficient algorithm needs to be devised for the routing problem which is based on a complicated graph. The graph models the nanowire crossbar which is trimmed to be embedded into the FPSLA fabric, and therefore, asymmetric. These CAD tools can be used to evaluate the fabric efficiency during the architecture enhancement as well as automate the design.

• Proceedings of the Korean Association of Geographic Inforamtion Studies Conference
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• 2003.04a
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• pp.472-477
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• 2003

멸종위기종의 서식지를 효율적으로 관리하기 위해서는 해당 종의 서식 가능한 지역의 분포를 알아야 한다. 본 연구의 목적은 GIS와 퍼지집합을 이용하여 산양(Nemorhaedus caudatus)의 서식지적합성모형을 개발하여 멸종 위기종의 서식지를 관리하기 위한 정보를 제공하는 것이다. 산양의 서식지적합성모형 개발을 위한 본 연구의 주요내용은 다음과 같다. 첫째, 산양 서식지 이용에 관한 기존 연구를 바탕으로 산양의 잠재적 서식지 환경변수를 분류하였으며, 분석 대상지의 산양 흔적 조사를 통해 서식지 환경변수의 재분류 및 x²검정(Chi-square test)을 통한 변수들의 유용성을 파악하고, 쌍체비교를 통한 환경변수별 가중치를 계산하였다. 둘째, 기존 부울논리(boolean logic)의 단점을 보완하기 위해 현장 조사의 결과를 바탕으로 퍼지논리(fuzzy logic)에 의한 산양 서식지의 각 환경변수별 주제도를 작성하고, 주제도들의 상관관계를 분석하여 상호 관련성이 높은 변수들의 중복을 피하였다. 셋째, 환경변수별 주제도와 변수별 가중치를 바탕으로 다기준평가기법(MCE, Multi-Criteria Evaluation)을 이용하여 분석대상지의 산양 서식지적합성모형을 개발하였다. 마지막으로, 개발된 서식지적합성모형의 타당성을 검증하기 위해 분석대상지 외부 지역을 대상으로 검증을 실시하였다. 분석 결과 분석대상지의 분류정확도는 서식가능성 0.5를 기준으로 93.94%의 매우 높은 분류정확도를 나타내었으며, 검증대상지에서는 95.74%의 분류정확도를 나타내어 본 모형의 분류정확도는 일관성이 높은 것으로 판단되었다. 또한 전체 공원구역에서 서식가능성 0.5이상의 면적은 59%를 차지하였다.퇴적이 우세한 것으로 관측되었다.보체계의 구축사업의 시각이 행정정보화, 생활정보화, 산업정보화 등 다양한 분야와 결합하여 보다 큰 시너지 효과와 사용자 중심의 서비스 개선을 창출할 수 있는 기반을 제공할 것을 기대해 본다.. 이상의 결과를 종합해볼 때, ${\beta}$-glucan은 고용량일 때 직접적으로 또는 $IFN-{\gamma}$ 존재시에는 저용량에서도 복강 큰 포식세로를 활성화시킬 뿐 아니라, 탐식효율도 높임으로써 면역기능을 증진 시키는 것으로 나타났고, 그 효과는 crude ${\beta}$-glucan의 추출조건에 따라 달라지는 것을 알 수 있었다.eveloped. Design concepts and control methods of a new crane will be introduced in this paper.and momentum balance was applied to the fluid field of bundle. while the movement of′ individual material was taken into account. The constitutive model relating the surface force and the deformation of bundle was introduced by considering a representative prodedure that stands for the bundle movement. Then a fundamental equations system could be simplified considering a steady state of the process. O

• Electronics and Telecommunications Trends
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• v.12 no.5 s.47
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• pp.95-106
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• 1997

집적회로 설계에서 소비 전력은 집적도가 증가함에 따라서 중요한 설계 사양으로 전력 소비를 낮추기 위한 저전력 설계 기술에 대한 연구가 많이 진행되고 있다. 저전력 설계 기술은 소비 전력에 대한 정확한 예측 기술과 예측된 결과를 이용한 최적화 기술로 나뉘어 진다. 이들 기술은 논리 수준에서 많은 연구가 진행되었으며 현재, 효과적인 예측과 최적화가 가능한 행위 및 아키텍처 수준의 상위 수준에서 저전력 설계에 대한 연구가 진행되고 있다. 저전력 설계를 위한 최적화 기술, CAD 환경, 그리고 툴에 대하여 살펴보고 상위수준합성 시스템인 HYPER에 대하여 간략하게 소개한다

• Proceedings of the Acoustical Society of Korea Conference
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• spring
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• pp.149-152
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• 2000

음성신호처리분야에서 피치시점 검출은 음성 합성시에 여기원의 특성을 나타내어 음질의 자연성을 결정한다. 이에 본 논문에서는 음색 변경시에 운율조절에 필요한 피치시점 검출법을 제안한다. 제안한 방법은 시간영역에서 직접 처리하기 때문에 피치동기분석이 용이하고 다른 영역으로의 변환과정이 불필요하다. 또한 기존의 피치시점검출 방법에서는 결정논리를 실험적인 문턱 값이나 무게치를 적용하여 처리하는 반면에 제안한 방법은 분석구간별로 얻어지는 주기적인 성문특성을 적용하여서 정확한 피치시점을 검출할 수 있었다

• Electronics and Telecommunications Trends
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• v.8 no.3
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• pp.77-94
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• 1993

종래의 게이트레벨 회로도 입력에 의한 설계기법으로는 대규모화하는 ASIC의 개발에 대응할 수 없다. 그 타개책으로서, 하드웨어 기술언어와 논리합성을 이용한 Top-Down 설계기법이 주목을 받고 있다. 본 고에서는, ASIC 설계 기술의 현황과 향후 동향에 대해서 알아본 후, 하드웨어 기술언어의 비교와 검토, 그리고 지금까지 전세계의 표준 하드웨어 기술언어로서 널리 보급되어 있는 VHDL의 개요에 대해서 소개한다.

• Proceedings of the IEEK Conference
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• 2000.11b
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• pp.337-340
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• 2000

In this paper, we put forth a procedure that target low power logic synthesis based on XOR representation of Boolean functions, and the results of synthesis procedure are a multi-level XOR form with minimum switching activity. Specialty, this paper show a method to extract the common cubes or kernels by Boolean matrix and rectangle covering, and to estimate the power consumption in terms of the extracted common sub-functions.

• Journal of the Korean Institute of Telematics and Electronics
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• v.8 no.4
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• pp.1-6
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• 1971

This paper derives an effective method for detecting hazards in TANT networks and a synthesis procedure for hazard-free, minimal TANT networks. The basic idea of the method is analogous to McCluskey's theory for combinational switching networks, but it is characterized by introducing consensus operation to test for the presence of hazards. Illustrative examples are also given.

• Journal of the Korean Institute of Telematics and Electronics A
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• v.28A no.5
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• pp.387-397
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• 1991

This paper presents the design and implementation of a performance-driven logic synthesis system that automatically generates circuits satisfying the given timing and fanout constraints in minimal silicon area. After performing technology independent and dependent optimization, the system identifies and resynthesizes the gates with large loading delay due to excessive fanouts to eliminate the critical path. Experimental results for MCNC benchmark circuits show that proposed system generates the circuits with less delay by up to 20%.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 1999.11a
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• pp.525-529
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• 1999

본 논문에서는 고속 FPGA 설계를 위한 논리 수준의 조합회로 합성 알고리듬을 제안한다. 제안 된 알고리듬은 회로의 지연시간을 줄이기 위해 critical path를 분할한 후 분할된 회로를 동시에 수행하는 구조의 회로를 생성한다. MCNC 표준 테스트 회로에 대한 실험에서 제안된 지연시간 최적화 알고리듬이 기존 알고리듬에 비해 지연시간이 평균 33.3 % 감소된 회로를 생성함을 보였다.