• Proceedings of the Korea Information Processing Society Conference
• /
• 2017.11a
• /
• pp.30-32
• /
• 2017

낸드 플래시 메모리는 데이터 용량의 급격한 증가로 인해서 저장장치로 널리 사용되게 되었으나, 마찬가지로 급격히 증가하는 에러 발생률에 의해서 저장장치의 신뢰성에 문제가 되고 있다. 일반적으로 에러 발생에 대한 보정을 위해서 낸드 플래시 메모리는 ECC 기법을 사용하는데, 본 논문에서는 압축기법을 활용하여 줄어든 유효 데이터에 대한 적응적 ECC 기법을 적용함으로써 에러 발생시 에러 보정능력을 향상시켜줄 수 있는 기법을 제안하였다. 이러한 에러 보정방법을 통해서 낸드 플래시 메모리 기반의 저장 시스템에 대한 에러 발생률이 낮아짐을 보여주고 있다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2023.05a
• /
• pp.525-526
• /
• 2023

최근 빅데이터를 처리하기 위한 고용량의 저장장치의 연구가 활발하게 진행되고 있다. 특히 낸드 플래시 메모리 기반 저장장치인 SSD(Solid State Drive)는 고속 데이터 처리가 가능하기 때문에 다양한 저장 시스템에서 사용되고 있다. 그러나 낸드 플래시 메모리는 읽기 속도가 빠르고 쓰기 속도가 느린 비대칭 구조를 가지고 있어 데이터 쓰기 작업이 진행 중일 때 다른 작업이 대기하게 되어 전체적인 시스템 성능에 영향을 미칠 수 있다. 이에 대해 대부분의 연구에서는 쓰기 성능을 개선하기 위한 버퍼 관리 정책들이 제안되었다. 기술의 발전으로 쓰기 성능은 개선되었지만, 그에 비해 읽기 성능이 저조한 문제가 있다. 본 논문에서는 읽기 성능이 쓰기 성능보다 취약한 점을 분석하고 플래시 메모리 내에 저장장치 속도를 개선하기 위해 앞으로 읽기 요청 가능성이 있는 예상 데이터를 선형회귀 모델을 적용하여 전송 대기 시간 중 미리 읽는 정책을 제안한다.

• Journal of the Institute of Electronics and Information Engineers
• /
• v.50 no.8
• /
• pp.143-150
• /
• 2013

Solid-state disks (SSDs) have been widely used by high-performance personal computers or servers due to its good characteristics and performance. The NAND flash-based SSDs, which take large portion of the whole NAND flash market, are the major type of SSDs. They usually integrate a cache buffer which is built from DRAM and uses the write-back policy for better performance. Unfortunately, the policy makes existing scheduling methods less effective at the I/F level of SSDs Therefore, in this paper, we propose a scheduling method for the I/F with consideration of the cache buffer. The proposed method considers the hit/miss status of cache buffer and gives higher priority to the read requests. As a result, the requests whose data is hit on the cache buffer can be handled in advance and the read requests which have larger effects on the whole system performance than write requests experience shorter latency. The experimental results show that the proposed scheduling method improves read latency by 26%.

• The Journal of the Korea Contents Association
• /
• v.16 no.10
• /
• pp.477-482
• /
• 2016

This paper presents a new method of parity storing for ECC(error correcting code) in SSD (solid-state drive) and suitable structure of the controller. In general usage of NAND flash memory, we partition a page into data and spare area. ECC parity is stored in the spare area. The method has overhead on area and timing due to access of the page memory discontinuously. This paper proposes a new parity policy storing method that reduces overhead and R(read)/W(write) timing by using whole page area continuously without partitioning. We analyzed overhead and R/W timing. As a result, the proposed parity storing has 13.6% less read access time than the conventional parity policy with 16KB page size. For 4GB video file transfer, it has about a minute less than the conventional parity policy. It will enhance the system performance because the read operation is key function in SSD.

• Journal of the Korea Society of Computer and Information
• /
• v.28 no.8
• /
• pp.1-10
• /
• 2023

Recently, NAND flash memories have replaced magnetic disks due to non-volatility, high capacity and high resistance, in various computer systems but it has disadvantages which are the limited lifespan and imbalanced operation latency. Therefore, many page replacement policies have been studied to overcome the disadvantages of NAND flash memories. Although it is clear that these policies reflect execution characteristics of various environments and applications, researches on the foundation-policy decision for disk buffer management are insufficient. Thus, in this paper, we propose a foundation-policy recommendation model, called FRM for effectively utilizing NAND flash memories. FRM proposes a suitable page replacement policy by classifying and analyzing characteristics of workloads through machine learning. As an implementation case, we introduce FRM with a disk buffer management policy and in experiment results, prediction accuracy and weighted average of FRM shows 92.85% and 88.97%, by training dataset and validation dataset for foundation disk buffer management policy, respectively.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2008.11a
• /
• pp.828-831
• /
• 2008

플래시 메모리(Flash Memory) 기술이 빠르게 발전하면서, 플래시 메모리 기반의 저장 장치가 개인용 컴퓨터나 엔터프라이즈 서버 시스템과 같은 시스템에 2차적인 저장 장치로써 사용가능해지고 있다. FTL(Flash Translation Layer)의 기본적인 기능은 플래시 메모리의 논리 주소를 물리 주소로 바꾸는 것임에도 불구하고, FTL의 효율적인 알고리즘은 성능과 수명에 상당한 효과를 가지고 있다. 이 논문에서는 MP3 플레이어와 디지털 카메라, SSDs(Solid-State Disk)와 같은 낸드 플래시 메모리(NAND Flash Memory) 기반의 어플리케이션을 위한 N : N+K 매핑을 사용하는 새로운 FTL 설계를 제안한다. 성능에 영향을 미치는 매개변수들을 분류하여, 다양한 워크로드 분석을 기반으로 FTL을 조사했다. 우리가 제안하는 FTL을 가지고, 낸드 플래시 어플리케이션 가동에 따라 어떤 매개변수가 최대 성능을 낼 수 있는지 알아낼 수 있고, 그 변수들을 유연하게 조정하여 성능을 더 향상시킬 수 있다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2012.04a
• /
• pp.946-949
• /
• 2012

일반적으로 낸드플래시는 Matlab이나 간단한 프로그램 언어를 통하여 분석하는 경우가 많았다. 그 이유는 많은 데이터와 공정마다 변하는 데이터 format 그리고 여러 가지 분석방법의 다양성이 그 이유이다. 그 때문에 분석시간과 분석의 정형화가 이루어지지 않았다. 본 논문의 낸드플래시의 분석을 정형화 하였고, DB를 이용하여 많은 양의 테스트데이터를 관리 하였다. 또한 여러 종류의 테스트데이터 format에 대하여 범용 적으로 사용할 수 있도록 제작 하였다. 제작된 분석기는 낸드플래시의 CCI특성 및 EW cycle과 retention에 대한 stress resistance를 분석할 수 있다. 객체지향 으로 설계가 되어 추후 유지 보수를 용이하게 설계하였다.

• Journal of the Korea Academia-Industrial cooperation Society
• /
• v.9 no.3
• /
• pp.710-716
• /
• 2008

This paper covers the performance evaluation of two flash memory-based file storages, NAND and NOR, which are the major flash types. To evaluate their performances, we set up separate file storages for the two types of flash memories on a PocketPC-based experimental platform. Using the platform, we measured and compared the I/O throughputs in terms of buffer size, amount of used space, and kernel-level write caching. According to the results from our experiments, the overall performance of the NAND-based storage is higher than that of NOR by up to 4.8 and 5.7 times in write and read throughputs, respectively. The experimental results show the relative strengths and weaknesses of the two schemes and provide insights which we believe assist in the design of flash memory-based file storages.

• Journal of the Korean Institute of Intelligent Systems
• /
• v.20 no.6
• /
• pp.761-767
• /
• 2010

In the case of NAND flash memory, a whole block needs to be erased for update operations because update-in- place operations are not supported in NAND flash memory. Blocks of NAND flash memory have the limited erasure cycles, so frequently updated data (hot data) easily makes blocks worn out. As the result, the capacity of NAND flash memory will be reduced by hot data. In this paper, we propose a wear-leveling algorithm by discriminating hot and cold data based on the update patterns of data. When we applied this scheme to NAND flash memory, we confirmed that the erase counts of blocks became more uniform by mapping hot data to a block with a low erase count and cold data to block with a high erase count.

• Journal of the Institute of Electronics and Information Engineers
• /
• v.49 no.9
• /
• pp.251-258
• /
• 2012

Recently, NAND Flash memory structure is evolving from SDR (Single Data Rate) to high speed DDR(Double Data Rate) to fulfill the high performance requirement of SSD and SSS. Accordingly, the proper ways of transferring data that latches valid data stably and minimizing data skew between pins by using PHY(Physical layer) circuit techniques have became new issues. Also, rapid growth of speed in NAND flash increases the operating frequency and power consumption of NAND flash controller. Internal voltage variation margin of NAND flash controller will be narrowed through the smaller geometry and lower internal operating voltage below 1.5V. Therefore, the increase of power budge deviation limits the normal operation range of internal circuit. Affection of OCV(On Chip Variation) deteriorates the voltage variation problem and thus causes internal logic errors. In this case, it is too hard to debug, because it is not functional faults. In this paper, we propose new architecture that maintains the valid timing window in cost effective way under sudden power fluctuation cases. Simulation results show that the proposed technique minimizes the data skew by 379% with reduced area by 20% compared to using PHY circuits.