• Proceedings of the Korean Information Science Society Conference
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• 2006.06a
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• pp.139-141
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• 2006

내장형 프로세서인 SE3208의 소프트웨어 모델을 개발하고 SimpleScalar 도구 모음에 추가하여 SE3208 프로세서를 위한 시뮬레이터를 개발하였다. 소프트웨어 모델은 Simplescalar 도구의 환경에 맞춰 함수를 재사용하는 방법으로 작성되었으며, 3단 단일 파이프라인을 갖는 SE3208을 cycle단위로 시뮬레이션 할 수 있도록 시뮬레이터를 변경하였다. 동일한 프로그램을 SE3208 소프트웨어 모델과 PC 상에서 각각 실행시켜 그 결과를 비교함으로써 개발된 시뮬레이터의 정확성을 검증하였으며. 다양한 방식과 모드의 시뮬레이션 기능을 검증하고 성능을 비교하였다.

• The KIPS Transactions:PartA
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• v.9A no.4
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• pp.459-466
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• 2002

Modern embedded system employs a hybrid architecture which contains a general micro processor and reconfigurable devices such as FPGAS to retain flexibility and to meet timing constraints. It is a hard and important problem for embedded system designers to explore and find a right system configuration, which is known as design space exploration (DSE). With DES, it is possible to predict a final system configuration during the design phase before physical implementation. In this paper, we implement a timing analysis simulator for a DSE on a hybrid embedded system. The simulator, integrating exiting timing analysis tools for hardware and software, is designed by extending Y-chart approach, which allows quantitative performance analysis by varying design parameters. This timing analysis simulator is expected to reduce design time and costs and be used as a core module of a DSE for a hybrid embedded system.

• Proceedings of the Korean Information Science Society Conference
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• 2007.10b
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• pp.330-334
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• 2007

내장형 시스템이 점점 복잡해지면서 하드웨어/소프트웨어 통합설계의 중요성은 더욱 부각되고 있다. 이 하드웨어/소프트웨어 통합설계의 핵심 요소는 하드웨어/소프트웨어 통합시뮬레이션이다. 내장형 시스템을 구성하는 여러 컴포넌트들을 통합시뮬레이션 할 때 이종의 여러 시뮬레이터들을 동시에 사용하는 경우가 많은데 이 때 가장 문제가 되는 점은 시뮬레이터 간의 동기화에 따른 성능 저하이다. 이를 개선하기 위해 가상 동기화 기법이 제안된 바 있다. 그러나 가상 동기화 기법도 느린 시뮬레이터의 속도에 종속 될 수밖에 없다. 보통 가장 느린 시뮬레이터는 하드웨어 RTL 시뮬레이터이다. 본 논문은 하드웨어 RTL 시뮬레이터를 FPGA 에뮬레이터로 대체하면서 가상 동기화 기법을 사용한 통합에뮬레이션 환경을 구축해 보았다. 가상 동기화 기법을 적용하는 것은, 가상 동기화 기법의 장점대로 가상 동기화 기법의 통합시뮬레이션 커널과 FPGA 에뮬레이터 사이에 통신을 할 수 있게 해주는 인터페이스 프로그램을 제작하는 것만으로 가능했고 이렇게 구축한 환경에서 H.263 디코더로 실험을 한 결과 약 2.5배의 성능 향상을 얻을 수 있었다.

• Journal of Internet Computing and Services
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• v.21 no.5
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• pp.149-157
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• 2020

Recently, as interest in artificial intelligence has increased, many studies have been conducted to implement AI processors. However, the AI processor requires functional verification as well as performance verification on whether the AI processor is suitable for the application. In this paper, We propose an AI processor performance analyzer that can verify the application performance and explore the limitations of the processor. By Using the performance analyzer, we explore the limitations of the AI processor and optimize the AI model to fit an AI processor in image recognition and speech recognition applications.

• Proceedings of the IEEK Conference
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• 2001.06b
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• pp.357-360
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• 2001

As SOC design methodology becomes popular, processors, the essential core in embedded system are required to be designed fast and supported to customers with expansive behavior description. This paper presents new methodology to meet such goals with designer configurable instruction set simulator for processors. This paper proposes new language called PML(Processor Modeling Language), which is based on microprogramming scheme and is also successful in most behavior of processors. By using this, we can describe scalar processor very efficiently with by-far faster simulation speed in compared with HDL model.

• Journal of the Korea Society of Computer and Information
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• v.13 no.3
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• pp.45-55
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• 2008

Due to the increasing complexity of embedded system design, automatic code generation of embedded software and hardware-software co-design methodologies are gaining great interest from industries and academia. Such an automatic design methodologies are always demanding a formal system specification languages for defining designer's idea clearly and precisely. In this paper, we propose automatic embedded C code generation from SDL (Specification and Description Language, ITU-T recommended the SDL as a standard system description language) with considering a real-time uC/OS-II operating system. Our automatic embedded C code generator is expected to provide a fast specification, verification and performance evaluation platform for embedded software designs.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.10
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• pp.735-745
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• 2001

Processors require both intensive and extensive functional verification in their design phase due to their general purpose. The proposed random vector verification method for embedded control RISC cores meets this goal by contributing assistance for conventional methods. The proposed method proved its effectiveness during the design of CalmRISCTM-32 developed by Yonsei Univ. and Samsung. It adopts a cycle-accurate instruction level simulator as a reference model, runs simulation in both the reference and the target HDL and reports errors if any difference is found between them. Consequently, it successfully covers errors designers easily pass over and establishes other new error check points.

• Journal of KIISE:Computer Systems and Theory
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• v.37 no.5
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• pp.292-303
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• 2010

On-chip cache memories play an important role in both performance and energy consumption points of view in resource-constrained embedded systems by filtering many off-chip memory accesses. We propose a 2-level data cache architecture with a low energy-delay product tailored for the embedded systems. The L1 data cache is small and direct-mapped, and employs a write-through policy. In contrast, the L2 data cache is set-associative and adopts a write-back policy. Consequently, the L1 data cache is accessed in one cycle and is able to provide high cache bandwidth while the L2 data cache is effective in reducing global miss rate. To reduce the penalty of high miss rate caused by the small L1 cache and power consumption of address generation, we propose an ECP(Early Cache hit Predictor) scheme. The ECP predicts if the L1 cache has the requested data using both fast address generation and L1 cache hit prediction. To reduce high energy cost of accessing the L2 data cache due to heavy write-through traffic from the write buffer laid between the two cache levels, we propose a one-way write scheme. From our simulation-based experiments using a cycle-accurate simulator and embedded benchmarks, the proposed 2-level data cache architecture shows average 3.6% and 50% improvements in overall system performance and the data cache energy consumption.

• Proceedings of the Korean Information Science Society Conference
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• 2002.10c
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• pp.385-387
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• 2002

이 논문에서 우리는 각 기능 블록의 성능 분석 방법을 제안하고 어떻게 하드웨어와 소프트웨어의 합성을 위한 기능 블록의 성능을 기록한 데이터베이스를 구축하는지를 설명하겠다. 기능 블록의 성능을 예측하는 것은 초기 설계 단계에서 주어진 제약을 만족시키기 위해 어떤 기능 블록이 개선되어야 할지 결정하는 기준을 제시하기 때문에 내장형 시스템의 합성에 있어서 중요하다. 예측하는 도구로 측정에 시간이 많이 걸리지만 정확한 명령어 수준 시뮬레이터(ISS : instruction set simulator)를 사용하였다. 데이터베이스를 구축하는데 있어선 각 기능 블록을 요소(factor)라 부르는 다른 상태를 두어서 차별화 하였다. 제안한 예측 방법은 개발중인 통합설계 환경에 구현되었으며 H.263 인코더에 적용하여 0.03% 이내의 오차를 얻었다.

• Proceedings of the KIEE Conference
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• 2008.10c
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• pp.164-166
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• 2008

본 논문은 계통연계형 열병합발전의 동작특성을 모의하는 시뮬레이션모델에 관해 기술하고 있다. 계통연계형 열병합발전은 가스엔진, 영구자석발전기, 전력변환기로 구성되어 있는데 본 연구에서는 가스엔진은 일정출력을 공급하고 다극형 영구자석발전기에서 생산되는 400Hz 출력을 컨버터와 인버터를 통하여 상용주파수의 교류로 전력계통과 연계하는 것으로 가정하였다 개발된 시뮬레이션모델은 PSCAD/EMTDC를 이용하였고 전력회로는 내장모듈을 그리고 제어기는 C 프로그램으로 직접 개발하였다. 개발된 PSCAD/EMTDC 시뮬레이션모델을 이용한 다양한 시뮬레이션을 실시하여 하드웨어 시뮬레이터를 설계하였다.