• 대한전자공학회논문지SD
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• 제39권7호
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• pp.1-6
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• 2002

본 연구에서는 나노 스케일 SOI 소자의 최적 설계를 위하여 multi-gate 구조인 Double 게이트, Triple 게이트, Quadruple 게이트 및 새로이 제안한 Pi 게이트 SOI 소자의 단채널 현상을 시뮬레이션을 통하여 분석하였다. 불순물 농도, 채널 폭, 실리콘 박막의 두께와 Pi 게이트를 위한 vertical gate extension 깊이 등을 변수로 하여 최적의 나노 스케일 SOI 소자는 Double gate나 소자에 비해 단채널 특성 및 subthreshold 특성이 우수하므로 채널 불순물 농도, 채널 폭 및 실리콘 박막 두께 결정에 있어서 선택의 폭이 넓음을 알 수 있었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2009년도 추계학술발표대회
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• pp.32.2-32.2
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• 2009

21세기의 IT 및 NT를 선두 하게 될 나노소자의개발은 10년 전부터 아주 활발히 연구되고 있다. 최근, 이러한 나노소자의 연구 가운데 주목할 만한 물질이 ZnO 이다. ZnO를 기반으로 한 나노구조는 여러 성장 법으로 성장이 용이하고, 그 물리적, 광학적 특성이 우수하여 광 전소자 응용에 크게 이바지할 물질로 관심을 끌고 있다. 이 가운데 나노선은 소자제작이 용이해 가장 많이 이용되고 있다. 나노선을기반으로 한 소자제작은 bottom-up 공정을 지향하고 있지만, 아직은 top-down 방식이 소자제작의 주류를 이루고 있다. 특히, 나노선 FET 소자제작 시에는 여전히 top-down이 사용되고 있으며, 채널로 사용되는 나노선의 어레이공정은 소자제작 시 가장 큰 어려움으로 대두되고 있다. 하지만, 이러한나노선의 수평 어레이 공정을 감소시킬 구조로 기판에 수평으로 배열된 나노월 구조가 제안되고 있다. 나노월구조는 어레이 공정 수를 크게 감소시켜 생산가격 면에서 큰 이점을 가져올 것으로 생각된다. 하지만, 이러한 ZnO 나노월은 GaN 기판에 한정하여 성장되고 있으며, 일부 Si 기판 위에 성장할지라도나노 사이즈가 아닌 마이크로 사이즈의 거친 표면을 가지는 박막구조로 보고되었다. 때문에, 가격적으로 비싸고 응용성이 제한적인 비전도성 기판을 대신하여, 가격이 저렴하고 응용성이 넓은 Si과 같은 전도성 기판에 나노월 구조를 성장하는 기술이 요구되고 있다. 본 연구에서는 Mg의 도입으로 자발적으로 형성된 비정질 MgO층 위에 상 분리된 MZO 비정질-단결정 층들을 이용하여 어떠한 기판에서도 나노월 구조가 성장할 수 있는 기반 기술을 소개한다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 추계학술대회
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• pp.381-382
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• 2018

무접합 나노선 터널 전계 효과 트렌지스터(junctionless nanowire tunnel field-effect transistor; JLNW-TFET)에서 소스(p+), 채널(i), 드레인(n) 물질으로 실리콘 및 게르마늄을 사용하여 이 구조에 대한 문턱전압 이하 기울기(subthreshold swings; SS)와 구동전류를 관찰했다. 소스-채널을 게르마늄-실리콘일 때 실리콘-실리콘, 실리콘-게르마늄, 게르마늄-게르마늄 구조보다 구동전류가 최대 1000배 증가하였고, 실리콘-실리콘 구조가 다른 구조에 비해 최소 SS가 최대 5배 이상 감소하였다.

• EDISON SW 활용 경진대회 논문집
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• 제6회(2017년)
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• pp.398-403
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• 2017

본 연구에서는 gate-all-around(GAA) 수직 나노선 Field-Effect Transistor(FET)의 소스/드레인 반도체/실리사이드 접합에 존재하는 Schottky 장벽이 트랜지스터의 DC특성에 미치는 영향에 대하여 조사하였다. Non-Equilibrium Green's Function와 Poisson 방정식 기반의 시뮬레이터를 사용하여, Schottky 장벽의 위치와 높이, 그리고 채널 단면적의 크기에 따른 전류-전압 특성 곡선과 에너지 밴드 다이어그램을 통해 분석을 수행하였다. 그 결과, 드레인 단의 Schottky 장벽은 드레인 전압에 의해 장벽의 높이가 낮아져 전류에 주는 영향이 작지만, 소스 단의 Schottky 장벽은 드레인 전압과 게이트 전압으로 제어가 불가능하여 외부에서 소스 단으로 들어오는 캐리어의 이동을 방해하여 큰 DC성능 저하를 일으킨다. 채널 단면적 크기에 따른 DC특성 분석 결과로는 동작상태의 전류밀도는 채널의 폭이 5 nm 일 때까지는 유지되고, 2 nm가 되면 그 크기가 매우 작아지지만, 채널 단면적은 Schottky 장벽에 영향을 끼치지 못하였다. 본 논문의 분석 결과로 향후 7 nm technology node 에 적용될 GAA 수직 나노선 FET의 소자 구조 설계에 도움이 되고자 한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제43회 하계 정기 학술대회 초록집
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• pp.409-409
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• 2012

최근 나노크기의 미세구조 가공기술이 발달함에 따라 다양한 응용을 위한 나노소재/구조가 활발히 연구 되고 있다[1]. 그 중에서 실리콘 나노선은 태양전지, 메모리, 트랜지스터 그리고 광 공진기에 쓰일 수 있는 소재로서 기존의 실리콘 가공기술을 바로 사용할 수 있을 뿐 아니라[2], 비용 면에서 탁월한 잇점이 있기 때문에 주목 받고 있는 소재이다. 실리콘 나노선의 물리적 특성을 연구하기 위한 많은 연구가 진행되었지만, 매우 작은 크기와 높은 표면적-부피비율로 인해 생긴 독특한 특징을 완전히 이해하기에는 아직 부족한 점이 많다. 실리콘 나노선의 전류-전압특성에 영향을 미치는 요소는 도핑농도, 표면상태, 채널의 크기 등으로 다양한데, 이번 연구에서는 실리콘 나노선의 표면환경이 공기와 물 두 종류로 매질에 접하고 있을 경우에 대하여 각각 전류-전압을 측정하였다. 물이 공기와 다른 점은 크게 두 가지로 볼 수 있다. 첫째로 물의 경우에는 물에 용해된 수소이온과의 화학반응을 통하여 실리콘 표면전하가 유도되며 pH 값에 민감하게 변화한다. 둘째로 물의 유전율은 공기의 80배로서 표면부근에서의 전기장분포가 많이 왜곡된다. 이를 위하여 SOI를 기반으로 채널길이 $5{\mu}s$, 두께 40 nm, 너비 100 nm인 실리콘 나노선을 일반적인 반도체공정을 사용하여 제작하였다. 나노선의 전기적 특성 실험은 Semiconductor Parameter Analyzer (Agilent, 4155C)를 사용하여 전류-전압특성을 표면 상태를 변화시키면서 측정하였다. 실험을 통해 실리콘 나노선은 물과 공기 두 가지 표면환경에 따라 전류-전압특성이 확연히 변화하는 것을 볼 수 있었다. 동일한 전압 바이어스에서 표면에 물이 있을 때가 공기 있을 때 보다 훨씬 증가한 전류를 얻을 수 있었고(3V에서 약 2배), 비선형적인 전류-전압특성이 나타남을 관찰하였다. 본 발표에서는 이러한 실험결과를 표면에서의 전하와 정전기적인 효과로서 정성적으로 설명하고, 전산모사결과와 비교분석 하고자 한다.

• 전자공학회논문지
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• 제53권3호
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• pp.39-45
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• 2016

본 논문에서는 게르마늄 응축 공정을 모델링하고 공정을 적용한 나노와이어 구조의 게르마늄 PMOSFET의 특성을 소자 시뮬레이션을 통하여 확인하였다. 기존의 연구 결과들을 토대로 하여 모델링을 수행한 결과, 게르마늄 응축 공정 과정에서 얻게 되는 벌크 영역에서의 게르마늄 농도($C_B$)에 대한 실리콘 게르마늄-실리콘 산화막 계면에서의 게르마늄 농도의 비율($C_S$)은 약 4.03, 해당 공정 온도에서 게르마늄 원자의 유효 확산 계수($D_{eff}$)은 약 $3.16nm^2/s$으로 추출되었다. 나아가, 게르마늄 응축 공정을 통하여 구현할 수 있는 실리콘 코어 상에 얇은 게르마늄 채널을 갖는 나노와이어 채널 구조의 PMOSFET을 설계하고 성능을 분석하였다. 이를 통하여, 전영역을 실리콘으로 혹은 게르마늄으로 하는 채널을 갖는 소자에 비하여 실리콘 코어-게르마늄 채널의 동축 이종접합 채널을 갖는 소자가 우수한 특성을 가질 수 있음을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.861-864
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• 2006

본 연구에서는 분석학적 모델을 이용하여 나노구조 이중게이트 MOSFET의 전도현상을 고찰하고자 한다. 분석학적모델을 유도하기 위하여 포아슨방정식을 이용하였다. 전류전도에 영향을 미치는 전도메카니즘은 열방사전류와 터널링전류를 사용하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값에 대하여 이차원 시뮬레이션값과 비교하였다. 이중게이트 MOSFET의 구조적 파라미터인 게이트길이, 게이트 산화막 두께, 채널두께에 따라 전도중심의 변화와 전도중심이 서브문턱 스윙에 미치는 영향을 고찰하였다. 또한 채널도핑농도에 따른 전도중심의 변화를 고찰함으로써 이중 게이트 MOSFET의 타당한 채널도핑농도를 결정하였다.

• 한국정보통신학회논문지
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• 제12권3호
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• pp.541-546
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• 2008

본 연구에서는 분석학적 모델을 이용하여 나노구조 이중게이트 MOSFET의 전도현상을 고찰하고자 한다. 분석학적 모델을 유도하기 위하여 포아슨방정식을 이용하였다. 전류전도에 영향을 미치는 전도메카니즘은 열방사전류와 터널링전류를 사용하였으며 본 연구의 모델이 타당하다는 것을 입증하기 위하여 서브문턱스윙값에 대하여 이차원 시뮬레이션 값과 비교하였다. 이중게이트 MOSFET의 구조적 파라미터인 게이트길이, 게이트 산화막 두께, 채널두께에 따라 전도중심의 변화와 전도중심이 서브문턱스윙에 미치는 영향을 고찰하였다. 또한 채널 도핑농도에 따른 전도중심의 변화를 고찰함으로써 이중게이트 MOSFET의 타당한 채널도핑농도를 결정하였다.

• 대한전자공학회논문지SD
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• 제42권7호
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• pp.5-12
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• 2005

본 논문에서는 결합된 슈뢰딩거-푸아송 방정식과 전류연속방정식을 셀프-컨시스턴트하게 계산함으로써, 나노-스케일 center-channel (CC) double-gate (DG) MOSFET 디바이스의 전기적 특성 및 구조해석에 관한 연구를 시행하였다. 10-80 nm 게이트 길이의 조건에서 수행한 CC-NMOS의 시뮬레이션 결과를 DG-NMOS 구조에서 시행한 시뮬레이션 결과와의 비교를 통하여 CC-NMOS 구조에서 나타나는 CC 동작특성 메커니즘과, 이로 인한 전류 및 G$_{m}$의 상승을 확인하였다. 문턱 전압 이하 기울기, 문턱 전압 롤-오프, 드레인 유기 장벽 감소의 파라미터를 통하여 단채널 효과를 최소화하기 위한 디바이스 최적화를 수행하였다. 본 나노-스케일 전계 효과 트랜지스터를 위한 2차원 양자역학적 수치해석의 관한 연구를 통하여, CC-NMOS를 포함한 DG-MOSFET 구조가 40나노미터급 이하 MOSFET 소자의 물리적 한계를 극복하기 위한 이상적인 구조이며, 이와 같은 나노-스케일 소자의 해석에 있어서 양자역학적 모델링 및 시뮬레이션이 필수적임을 알 수 있었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2012년도 춘계학술발표대회
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• pp.79.1-79.1
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• 2012

Si 기판을 무전해 식각하여 나노와이어 형태로 합성하는 방법은 쉽고 간단하기 때문에 이를 이용한 소자 특성 연구가 많이 진행되고 있다. 하지만 이러한 방법으로 제작된 Si 나노와이어의 경우 식각에 의하여 나노와이어 표면이 매우 거칠어지기 때문에 고유의 특성을 나타내기 어려워 표면 특성을 제어 할 수 있는 연구의 필요성이 대두되고 있다. 본 연구에서는 무전해 식각법을 이용하여 p와 n형 나노와이어를 각각 합성하고 그 특성을 구현하기 위하여 표면조절을 진행하였다. 특히 n형 나노와이어의 경우 표면의 OH- 이온으로 인하여 n채널 특성이 제대로 나타나지 않기 때문에 열처리를 이용하여 표면을 보다 평평한 형태로 조절하여 향상된 전기적 특성을 얻을 수 있었다. 여기에 나노와이어와 절연막 사이의 계면 결함을 최소화 하기 위하여 poly-4-vinylphenol (PVP) 고분자 절연막에 나노와이어를 삽입시켜 나노와이어의 문턱전압 값을 조절하였다. 이를 바탕으로 complementary metal-oxide semiconductor(CMOS) 구조의 인버터 소자를 제작하였으며 p형 나노와이어가 절연막에 삽입된 정도에 따라 인버터의 midpoint voltage 값을 조절 할 수 있었다.