• Proceedings of the Materials Research Society of Korea Conference
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• 2011.10a
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• pp.30.2-30.2
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• 2011

나노 채널 구조는 반응 물질의 빠른 확산 경로를 제공하고, 넓은 반응 활성화 면적을 가지므로, 센서, 촉매, 전지 등의 다양한 기능성 전기 화학 소자용 고효율 전극 구조로서 관심을 받고 있다. 최근 양극 산화법을 이용하여, 자가 배열된 나노 채널 구조의 주석 산화물을 형성시키는 연구가 진행되고 있다. 그러나, 기재위에 도금된 주석 박막이 양극 산화에 의해 산화물로 변화하는 과정에서 내부 균열 및 표면 기공의 막힘 현상이 관찰되고, 기재 위 주석의 산화가 완료되는 시점에서는 기재의 산화 및 산소 발생에 의한 기계적 충격 등으로 인해 산화물이 기재로부터 탈리되는 문제가 발생하여, 그 응용 연구가 크게 제한되어 있는 실정이다. 본 연구에서는 다공성 주석 산화물 합성 시의 구조적 결함이 나타나는 이유에 대해 체계적으로 분석하고, 이를 바탕으로 결함이 없는 나노 채널 주석 산화물을 제조하는 방법을 제시하였다. 또한, 주석 산화물 박막을 기능성 전기화학 소자용 전극 활물질, 특히 리튬 전지용 음극재료로 사용하기 위한 효과적인 전극 제조 방법에 대해 논의하고, 그에 따라 제조된 전극의 충방전 용량, 사이클링 안정성 등을 제시하였다.

• Proceeding of EDISON Challenge
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• 2016.03a
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• pp.365-367
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• 2016

나노와이어 FET은 natural length가 작아 단채널 효과가 MOSFET에 비해 줄어든다는 장점이 있어 미래의 소자 구조로 주목 받고 있다. 그런데 나노와이어 FET을 공정할 때 채널 etching에서 채널이 완벽하게 원형 구조를 가지는 것이 어렵다. 본 논문에서는 gate-all-around 실리콘 나노와이어 FET의 aspect ratio에 따른 트랜지스터의 특성 변화를 알아 보았다. 시뮬레이션 결과, aspect ratio가 작을수록 나노와이어 FET에서의 단채널 효과가 줄어드는 경향을 보였다.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.35D no.12
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• pp.48-52
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• 1998

We fabricated the newly proposed nano structure memory with SOI edge channel and a nano dot. The width of the edge channel of this device, which uses the side wall as a channel and has a nano dot on this channel region, was determined by the thickness of the recessed top-silicon layer of SOI wafer. The size of side-wall nano dot was determined by the RIE etch and E-Beam lithography. The I$_{d}$-V$_{d}$, I$_{d}$-V$_{g}$ characteristics of the devices without nano dots and memory characteristics of the devices with nano dots were obtained, where the voltage scan was done between -20 V and 14 V and the threshold voltage shift was about 1 V.t 1 V.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.08a
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• pp.408-408
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• 2012

반세기가 지나는 동안 우리는 반도체의 크기가 계속해서 작아지는 것을 경험해왔다. 반도체 디바이스들의 차원이 100 nm 이하로 작아지면서, 나노와이어나 나노튜브로 이루어진 나노 소자들은 필연적으로 양자효과[1] 같은 저차원효과가 나타나게 된다. 특히 1차원 반도체 구조에서는 전자상태 밀도의 변화에 수반되는 전자-포논의 상호작용이 감소되어 전자이동도가 증가할 것으로 예측되었고, 이러한 이동도의 증가는 그동안 나노와이어나 나노튜브의 전기 전도도 증가가 일어난 실험적 데이터를 설명하는 이론적 받침이 되었다[2]. 한편 일차원 반도체 구조 체에서는 채널의 저차원화에 따른 전기장의 불균일성이 심화되고 이로 인하여 벌크와 매우 다른 전기수송 특성이 나타날 수 있는데 이러한 점이 그동안 간과되어 왔다. 본 연구에서는 시뮬레이션을 통하여 양자효과를 배제한 정전기적인 저차원 효과만으로도 전기 전도도가 증가할 수 있음을 보이고자 한다. 우리는 푸아송 방정식과 표동-확산 방정식을 SILVACO사의 ATLAS 3D 시뮬레이터를 이용하여 풀었다. 이 시뮬레이션에 사용된 실리콘 나노와이어는 길이를 $2{\mu}m$로 고정시키고 다양한 정사각형 단면적을 가진 구조로 하였다. 여기서 정사각형의 한변을 10nm 에서 100 nm까지 변화시켰다. 실리콘 채널의 도핑농도가 $1{{\times}}1016cm-3$일 경우, 낮은 전압, 즉 < 0.5 V 이하 영역에서는 벌크와 같은 선형적인 전류-전압 특성이 나타나지만, 그 이상의 전압 영역에서는 전류-전압 그래프가 위로 휘어지며(super-linear) 전기전도도가 확연히 증가함을 알 수 있었다. 예를 들어 2 V에서는 벌크에 비하여 흐르는 전류가 2배나 더 향상되었다. 이런 비선형적인 성질은 높은 전압을 인가하였을 때 나노와이어 채널 전반에 걸쳐 charge neutrality가 깨지게 되고 전하밀도가 증가하여 전도도 증가가 일어나는 것으로 밝혀졌다. 이 결과는 기존의 나노선에서의 전기전도도 증가 현상을 설명할 수 있는 대안을 제공할 수 있다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2007.04a
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• pp.130-131
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• 2007

지방족 액정 계면활성제를 주형물질로 이용, 화학석출을 통해 나노채널을 갖는 금속미립자를 제조하였다. 편광현미경을 이용한 상태도 분석을 통해 헥사고날 구조를 갖는 주형생성 조건을 결정하였으며, 주형의 배열을 방해하지 않고 화학석출이 가능하도록 환원제의 종류, 농도 및 석출방식 등을 조절하였다. 제조된 금속미립자는 입도분석기를 이용하여 평균입경을 측정하였고, TEM 분석을 통해 나노채널의 형성여부를 확인하였다. BET를 이용한 표면적 측정결과, 비표면적이 $112.6m^2/g$로 나노채널 형성으로 인해 비표면적이 크게 증가하였음을 알 수 있었다.

• Transactions of the KSME C: Technology and Education
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• v.3 no.4
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• pp.249-255
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• 2015

Functional nanochannels were fabricated in order to control selective ion transportation with high permeability and low energy consumption. In this research, nanochannel platform fabrication process and surface functionalization process were developed. In addition, selective ion transportation and concentration measurement system was also set-up. By using fabricated multilayer metal membrane with electrical bias, 95% of ion ($Cl^-$) was blocked. This developed process is new-conceptional membrane fabrication technology and is expected to be applied to next-generation water purification/desalination, portable artifical kidney, and artificial sense organ.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2015.10a
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• pp.879-882
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• 2015

In this work, we have analyzed the characteristics of vertical nanowire GAA MOSFET according to channel width and the type of channel doping through the simulation. First, we compared and analyzed the characteristics of designed structures which have tilted shapes that ends of drains are fixed as 20nm and ends of sources are 30nm, 50nm, 80nm and 110nm. Second, we designed the rectangular structure which has uniform width of drain, channel and source as 50nm. We used it as a standard and designed trapezoidal structure which is tilted so that the end of drain became 20nm and reverse trapezoidal structure which is tilted so that the end of source became 20nm. We compared and analyzed the characteristic of above three structures. For the last, we used the rectangular structure, divided its channel as five parts and changed the type of the five parts of doping concentration variously. In the first simulation, when the channel width is the shortest, in the second, when the structure is trapezoid, in the third, when the center of channel is high doped show the best characteristics.

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.213.2-213.2
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• 2015

모바일 기기의 성장세로 인해 낸드 플래시 메모리에 대한 수요가 급격히 증가하면서 높은 집적도의 소자에 대한 요구가 커지고 있다. 그러나 기존의 MOSFET 구조의 소자는 비례 축소에 의한 게이트 누설 전류, 셀간 간섭, 단 채널 효과 같은 여러 어려움에 직면해 있다. 특히 트윈 실리콘 나노 와이어 전계 효과 트랜지스터 (TSNWFETs)는 소자의 크기를 줄이기 쉬우며 게이트 비례 축소가 용이하여 차세대 메모리 소자로 각광받고 있다. 그러나 TSNWFETs의 공정 방법과 실험적인 전기적 특성에 대한 연구는 많이 이루어 졌지만, TSNWFETs의 전기적 특성에 대한 이론적인 연구는 많이 진행되지 않았다. 본 연구는 직경의 크기가 다른 나노 와이어를 사용한 TSNWFETs의 전기적 특성에 대해 이론적으로 계산하였다. TSNWFETs과 실리콘 나노 와이어를 사용하지 않은 전계 효과 트랜지스터(FET)를 3차원 시뮬레이션 툴을 이용하여 계산하였다. TSNWFETs와 FETs의 드레인 전류와 문턱전압 이하 기울기, 드레인에 유기된 장벽의 감소 값, 게이트에 유기된 드레인 누설 전류 값을 이용하여 전류-전압 특성을 계산하였다. 이론적인 결과를 분석하여 TSNWFETs의 스위칭 특성과 단 채널 효과를 최소화하는 특성 및 전류 밀도를 볼 수 있었으며, 나노 와이어의 직경이 감소하면 증가하는 드레인에 유기된 장벽의 감소를 볼 수 있었다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.08a
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• pp.263-263
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• 2010

실제 옷처럼 입는 컴퓨터를 구현하거나 복잡하고 움직임이 많은 사람의 장기 등 생체에 이식 가능한 정보 전자 소자를 개발하려는 시도가 많이 이루어지고 있다. 현재는 기존의 반도체 공정과 실리콘 소재를 기반으로 연구 결과가 보고되고 있는데, 이는 소자 제작에 있어서 높은 공정 온도 등으로 인해 응용성이 제한되는 상황이다. 우리는 metal oxide 나노선과 단일벽 탄소나노튜브 (SWCNT)를 성장하여 각각 슬라이딩 전이법과 thermal tape 전이법을 이용하여 원하는 기판에 전이하고 소자를 제작하였다. metal oxide 나노선은 슬라이딩 전이를 통해 정렬된 상태로 패턴을 제작하였으며, SWCNT는 density 제어와 채널 크기 조정을 통해 반도체성 채널을 유도하여 소자 특성을 확보하였다. 또한 각 나노선의 전계효과소자와 SWCNT로 구성된 PMOS inverter를 유연한 고분자 필름기판위에 구현하고, 이를 스트레칭이 가능한 스테이지를 이용해 strain 대비 전기특성 변화를 분석하였다. 유연성이 좋은 나노선/나노튜브로 제작된 해당 소자는 전체 소자가 스트레칭이 가능할 수 있게 연결구조를 디자인하여 수십% 의 stain에도 각각의 전기특성이 유지되었다. 이처럼 스트레칭이 가능한 1차원 나노소재 소자는 그 유연성을 바탕으로 입는 옷처럼 구겨지거나 늘여지게 되는 다양한 스트레칭 상황에도 특성이 보장되어 미래 정보전자소자로 많은 응용이 가능할 것으로 예상된다.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.11 no.3
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• pp.47-52
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• 2011

Directional couplers based on plasmonic waveguides with nano-scale three channels are designed by utilizing mode coupling effect as well as rib-guiding structure. Longitudinal modal transmission-line theory(L-MTLT) is used for simulating the light propagation and optimizing the design parameters. The designed plasmonic coupler operating as power splitter has nano-scale size of about 200~250 nm width. In order to achieve the desired power splitting ratio, the refractive index of guiding modes is evaluated along the width variation of center channel. Finally, a power splitter based on triple rib directional coupler, which ensures maximum power transfer from one outermost guide to the other outermost guide, is designed.