• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2013년도 춘계학술대회
• /
• pp.772-775
• /
• 2013

사파이어 위에 MOCVD로 성장한 p-GaN 위에 PECVD로 $SiO_2$ $2500{\AA}$을 증착하여 열처리실험을 진행하였다. 열처리 후 $SiO_2$ 보호막을 식각하여, 정공 농도를 측정하고, 이를 열처리 전의 데이터 값과 비교, 분석하였다. 또한, 분위기가스인 $N_2$와 $O_2$의 비율, 급속 열처리 온도 ($650^{\circ}C$와 $750^{\circ}C$) 및 시간(1분~15분)에 따른 정공의 이동도와 농도의 변화를 측정하였으며, 상온 및 저온 PL 측정을 통하여 후열처리에 따른 시료의 광학적, 구조적 성질을 조사하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 1998년도 제14회 학술발표회 논문개요집
• /
• pp.62-62
• /
• 1998

다이아몬드상 카본은 경도, 열전도 둥이 다이아몬드와 비슷하면서도 박막 성장이 쉬워 다른 재료의 표면보호용 코탱막으로 웅용되고 있다. 최근에 다이아몬드상 카본 박막의 이러한 특성은 전계방출 음극 소자가 이온 충돌, 온도 상승에 의해 마모되는 것을 방지 하는데도 용용되고 있다. 이러한 보호막 기능뿐만 다이아몬드상 카본 박막용 편평한 기 판에 성장시켜 평판 전계방출 음극으로 이용하는 것도 시도되고 었다. 본 연구에서는 이 온빔 스퍼트링 방법으로 다이아몬드상 카본 박막을 성장시켰다. 합성하기 전 챔버의 기 본 압력은 3.2 X 10-7 Torr이었다. 기판으로는 타이타니움 평판, n-타엽의 실리콘 평판, I ITO가 코탱된 유리 평판올 사용하였으며, 중착 전에 기판올 400 V, 15 mA의 알곤 이온 으로 1분간 스퍼트링하여 불순물 막을 제거하였다. 박막 합성시에는 챔버 압력이 3.5 x 1 10-4 To$\pi$가 될 때까지 알곤을 채우고 알곤빔 전류는 30 mA에 고정시키고 빔 에너지를 각각 750, 1000, 1250 eV로 바꾸면서 타켓올 스퍼트랭하였다. 질소를 다이아몬드상 카본 박막애 첨가하면 n-타업 불순물 주입 효과가 있게된다. 질소가 첨가된 박막을 만들기 위 해서는 별도의 이온 총올 사용하여 탄소 타켓 스퍼트령과 동시에 기판에 질소 이온을 입 사시켰다. 만들어진 시료로부터 3 X 10-7 To$\pi$ 진공에서 전류-전압 특성올 조사하였다. 양극으로는 면평한 금속판올 음극 위 150 11m 높이에 셜치하였다. 박막의 물성은 전자 현미경, 오제 전자분광 둥으로 조사하였다. 다이아몬드상 카본 박막을 다른 종류의 편명 한 기판에 합성 조건올 바꾸면서 성장시켜 박악의 특성파 기판이 전계방출에 미치는 영 향을 조사하였다. 합성된 다이아몬드상 카본필름의 전자방출 특성은 기판의 종류와 필름 의 구조 및 필름의 두께에 따라 크게 변화하였다. 이러한 전자방출 거동으로부터 전계 방출 메커니즘을 제시하고자 하였다. 또한, 다이아몬드상 카본 박막으로부터의 전계방출 은 전기장올 인가하는 방법에도 영향을 받는다. 따라서, 본 연구에서는 전기장올 순환 인 가하면서 전계방출 전후의 박막 특성 변화를 조사하여 전계방출 메커니즘올 연구하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
• /
• pp.302-302
• /
• 2012

최근 비 휘발성 메모리 시장의 확대와 수요가 많아지면서, 비휘발성 메모리 소자의 제작에 대한 연구가 활발히 진행되고 있다. 특히, 실리사이드 나노입자를 적용한 소자는 현 실리콘 기반의 반도체 공정의 적용이 용이하다. 따라서 본 연구에서는 실리사이드 계열의 화합물 중에서 일함수가 4.63 eV인 Vanadium silicide (V3Si) 나노입자 메모리소자를 제작하여 전기적 특성과 열 안정성에 대하여 알아보았다. p-Si기판에 약 6nm 두께의 SiO2 터널층을 건식 산화 방법으로 성장시킨 후 V3Si 나노입자를 제작하기 위해서 V3Si 금속박막을 스퍼터링 방법으로 4 nm~6 nm의 두께로 터널 절연막 위에 증착시켰다. 그리고 컨트롤 절연막으로 SiO2를 초고진공 스퍼터를 이용하여 50 nm 증착하였고, 급속 열처리 방법으로 질소 분위기에서 $800^{\circ}C$의 5초 동안 열처리하여 V3Si 나노 입자를 형성하였다. 마지막으로 200 nm두께의 Al을 증착하고, 리소그래피 공정을 통하여 채널 길이와 너비가 각각 $2{\mu}m$, $5{\mu}m$, $10{\mu}m$를 가지는 트랜지스터를 제작하였다. 제작된 시편의 V3Si 나노입자의 크기와 균일성은 투과 전자 현미경으로 확인하였고, 후 열처리 공정 이후 V3Si의 존재여부의 확인을 위해서 X-ray 광전자 분광법의 표면분석기술을 이용하여 확인하였다. 소자의 전기적인 측정은 Agilent E4980A LCR meter, 1-MHz HP4280A와 HP 8166A pulse generator, HP4156A precision semiconductor parameter analyzer을 이용하여 측정온도를 $125^{\circ}C$까지 변화시키면서 전기적인 특성을 확인하였다. 본 연구에서는 온도에 선형적 의존성을 가지는 전하누설 모델인 T-model 을 이용하여 나노입자 비휘발성 메모리소자의 전하누설 근원을 확인한 후, 메모리 소자의 동작 특성과의 물리적인 연관성을 논의하였다. 이를 바탕으로 나노입자 비휘발성 메모리소자의 열적안정성을 확보하고 소자 특성향상을 위한 최적화 구조를 제안하고자 한다.

• 한국재료학회지
• /
• 제10권2호
• /
• pp.124-127
• /
• 2000

Si FEA로부터 tip의 표면을 Ti 금속으로 silicidation한 새로운 3극형 Ti-silicided Si FEA를 제작하고 이의 전계 방출특성을 조사하였다. 제작된 소자에서 단위 pixel(pixel area : $1000{\mu\textrm{m}}{\times}1000{$\mu\textrm{m}}$, tip array : $200{\mu\textrm{m}}{\times}200{$\mu\textrm{m}}$)을 통해 측정된 전계 방출 특성은 $10^8Torr$의 고진공 상태에서 turn-on 전압이 약 70V로, 아노드 방출전류의 크기와 current degradation이 $V_A=500V,\;V_G=150V$ 바이어스 아래에서 각각 2nA/tip와 0.3%/min로 나타났다. 3극형 Ti-silicided Si FEA의 낮은 turn-on 전압과 높은 전류안정성은 Si tip 표면에 형성된 실리사이드 박막의 열화학적 안정성과 낮은 일함수에 기인하는 것으로 판단된다.

• 한국재료학회지
• /
• 제10권6호
• /
• pp.450-455
• /
• 2000

실리콘 소자가 더욱 미세화되면서, 발생되는 power consumption, crosstalk와 interconnection delay 등을 감소시키기 위해 $SiO_2$ 대신에 저유전 상수막의 적용이 고려되어진다. 본 논문에서는, 저유전 상수 층간 절연막 재료로 유망한 폴리이미드의 식각 특성에 $O_2/SF_6$ 가스가 미치는 영향을 연구하였다. 폴리이미드의 식각률을 SF(sub)6 가스의 첨가에 따라 산소와 hydrocarbon 폴리머 간의 반응을 억제하는 비휘발성 물질은 fluorine 화합물의 형성에 의해 감소되었다. 반면에, 기판 전극의 전압 증가는 물리적인 충격을 통해 식각 공정을 증가시켰다. 또한 작은 량의 SF(sub)6 가스 첨가는 식각 topography에 바람직하였다. 폴리이미드 식각을 위한 $SiO_2$ hard mask 사용은 산소 플라즈마 식각 하에서 효과적이었다(선택비-30). 반면에 $O_2SF_6$ 가스 조성은 식각 선택비를 4로 저하시키게 되었다. 이러한 결과를 기초로, $1-2\mu\textrm{m}$ 선폭을 가진 PI 2610의 식각을 원활히 수행할 수 있었다.

• 센서학회지
• /
• 제9권5호
• /
• pp.380-388
• /
• 2000

LIGA-like 공정을 이용하여 고종횡비를 갖는 초소형 니켈 터빈을 제작하기 위하여 블레이드에 대한 유한 요소 해석을 수행하여 안전한 운전 조건을 연구하였다. 이 해석으로부터 터빈의 입구와 출구의 압력 차이가 44kPa 정도일 때에 항복강도를 넘지 않도록 해야 하며 축의 외경과 터빈 날개의 내경 사이의 접촉에 의한 마찰계수와 최대 응력 사이의 관계는 약간 반비례하는 경향을 보였다. 즉, 터빈이 회전하는 상태에서 최대 응력은 접촉 마찰이 증가함에 따라 감소했다. 터빈과 같이 반복하중을 받는 부분은 취성이 강한 실리콘보다는 금속으로 제작해야 하며 이를 위해서는 표면 미세 가공 보다 LTGA-like 공정으로 제작되어야 한다. 본 연구는 초소형 구조물에서 움직이는 부분과 고정된 부분의 접촉 문제를 갖는 여러 종류의 문제를 다루는 데에 이용될 수 있다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1994년도 하계학술대회 논문집 C
• /
• pp.1277-1279
• /
• 1994

In the structure of ZnO/nip-SiC: H/metal substrate amorphous silicon (a-Si:H) solar cells, the effects of inserting a rear textured ZnO in the p-SiC:H/metal interface and a graded bandgap buffer layer in the i/p-SiC:H have been analysed by computer simulation. The incident light was taken to have an intensity of $100mW/cm^2$(AM-1). The thickness of the a-Si:H n, ${\delta}$-doped a-SiC:H p, and buffer layers was assumed to be $200{\AA},\;66{\AA}$, and $80{\AA}$, respectively. The scattering coefficients of the front and back ZnO were taken to be 0.2 and 0.7, respectively. Inserting the rear buffer layer significantly increases the open circuit voltage($V_{oc}$) due to reduction of the i/p interface recombination rate. The use of textured ZnO markedly improves collection efficiency in the long wavelengths( above ${\sim}550nm$ ) by back scattering and light confinement effects, resulting in dramatic enhancement of the short circuit current density($J_{sc}$). By using the rear buffer and textured ZnO, the i-layer thickness of the ceil for obtaining the maximum efficiency becomes thinner(${\sim}2500{\AA}$). From these results, it is concluded that the use of textured ZnO and buffer layer at the backside of the ceil is very effective for enhancing the conversion efficiency and reducing the degradation of a-Si:H pin-type solar cells.

• 대한전자공학회논문지SD
• /
• 제39권9호
• /
• pp.19-27
• /
• 2002

실리콘 기판가 교차하는 금속 선의 밑층 기하구조를 고려한 연결선로의 특성이 정교하게 고안된 패턴을 가지고 실험적으로 분석되었다. 이 작업에서, 여러 종류의 밑층 기하구조에 따른 전송선로을 위한 테스트 패턴들을 고안하였고, 신호 특성과 반응은 S-parameter 와 TDR을 통해 측정되었다. 사용된 패턴은 두 개의 알루미늄 선과 한 개의 텅스텐 선을 가지는 deep-submicron CMOS DRAM 기술을 가지고 설계되고 제작되었다. 패턴위에서 측정되 결과 분석으로부터, 라인 파라메터들 (특히 라인 커패시턴스와 저항) 과 그것들에 의한 신호 왜곡에 대한 밑층 구조에 의한 효과는 무시 할수 없음을 발견하였다. 그러한 결과는 고속 클럭과 데이터 라인 같은 글로벌 신호 선이나 패키지 리드의 스큐 발렌스의 심도있고 유용한 이해에 도움이 된다.

• 전자공학회논문지
• /
• 제51권11호
• /
• pp.83-93
• /
• 2014

최근 수년간 전기적 상호 연결 (electrical interconnect, EI) 기반 네트워크-온-칩 (Network-on-Chip, NoC) 에 대한 연구가 활발히 진행되고 있는 가운데, 궁극적으로 금속 배선은 대역폭, 응답 시간(latency), 전력 소모 등에서 물리적 한계에 직면할 것으로 예상된다. 실리콘 포토닉스(silicon photonics) 기술 발전으로 광학적 상호 연결(optical interconnect, OI)을 결합한 하이브리드 광학 네트워크-온-칩(Hybrid Optical NoC, HONoC)이 이러한 문제를 극복하기 위한 유망한 해결책으로 부각되고 있다. 한편 시스템-온-칩(System-on-Chip, SoC)은 높은 에너지 효율을 위하여 이기종 멀티 코어(Heterogeneous multi-core)로 구성되고 있어서 정형화된 토폴로지 기반 NoC 아키텍처의 확장이 필요하다. 본 논문에서는 타깃 애플리케이션 트래픽 특성을 고려한 에너지 및 응답 시간 최적화 하이브리드 광학 네트워크-온-칩의 토폴로지 설계 기법을 제안한다. 유전자 알고리즘을 이용하여 구현하였고, 실험 결과 평균 전력손실은 13.84%, 평균 응답 시간은 28.14% 각각 감소하였다.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 1999년도 제17회 학술발표회 논문개요집
• /
• pp.103-103
• /
• 1999

CeO2 는 cubic 구조의 일종인 CeF2 구조를 가지며 격자 상수가 0.541nm로 Si의 격자 상수 0.543nm와 거의 비슷하여 Si과의 부정합도가 0.35%에 불과하여 CeO2를 Si 기판 위에 에피택셜하게 성장시킬 수 있는 가능성이 크다. 따라서 SOI(Silicon-On-Insulator) 구조의 실현을 위하여 Si 기판위에 CeO2를 에피택셜하게 성장시키려는 많은 노력이 있었다. 또한 CeO2 는 열 적으로 대단히 안정된 물질로서 금속/강유전체/반도체 전계효과 트랜지스터(MFSFET : metal-ferroelectric-semiconductor field effect transistor)에서 ferroelectric 박막과 Si 기판사이에 완충층으로 사용되어 강유전체의 구성 원자와 Si 원자들간의 상호 확산을 방지함으로써 경계면의 특성을 향상시기키 위해 사용된다. e-beam evaporation와 laser ablation에 의한 Si 기판 위의 CeO2 격자 성장에 관한 많은 보고서가 있다. 이 방법들은 대규모 생산 공정에서 사용하기 어려운 반면 RF-magnetron sputtering은 대규모 반도체 공정에 널리 쓰인다. Sputtering에 의한 Si 기판위의 CeO2 막의 성장에 관한 보고서의 수는 매우 적다. 이 논문에서는 Ce target을 사용한 reactive rf-magnetron sputtering에 의해 Si(100) 과 Si(111) 기판위에 성장된 CeO2 의 구조 및 전기적 특성을 보고하고자 한다. 주요한 증착 변수인 증착 power와 증착온도, Seed Layer Time이 성장막의 결정성에 미치는 영향을 XRD(X-Ray Diffractometry) 분석과 TED(Transmission Electron Diffration) 분석에 의해 연구하였고 CeO2 /Si 구조의 C-V(capacitance-voltage)특성을 분석함으로써 증차된 CeO2 막과 실리콘 기판과의 계면 특성을 연구하였다. CeO2 와 Si 사이의 계면을 TEM 측정에 의해 분석하였고, Ce와 O의 화학적 조성비를 RBS에 의해 측정하였다. Si(100) 기판위에 증착된 CeO2 는 $600^{\circ}C$ 낮은 증착률에서 seed layer를 하지 않은 조건에서 CeO2 (200) 방향으로 우선 성장하였으며, Si(111) 기판 위의 CeO2 박막은 40$0^{\circ}C$ 높은 증착률에서 seed layer를 2분이상 한 조건에서 CeO2 (111) 방향으로 우선 성장하였다. TEM 분석에서 CeO2 와 Si 기판사이에서 계면에서 얇은 SiO2층이 형성되었으며, TED 분석은 Si(100) 과 Si(111) 위에 증착한 CeO2 박막이 각각 우선 방향성을 가진 다결정임을 보여주었다. C-V 곡선에서 나타난 Hysteresis는 CeO2 박막과 Si 사이의 결함때문이라고 사료된다.