본 논문에서는 $0.13{\mu}m$ CMOS 공정의 이득(Kvco) 제어 지연 단을 이용한 위상동기루프에 사용되는 저 위상잡음 CMOS 링 전압제어발진기를 설계 및 제작한다. 제안하는 지연 단은 출력 단자를 잇는 MOSFET을 이용한 능동저항으로 전압제어발진기의 이득을 감소시킴으로써 위상잡음을 개선한다. 그리고 캐스코드 전류원, 정귀환 래치와 대칭부하 등을 이용한다. 제안한 전압제어 발진기의 위상잡음 측정결과는 1.9GHz가 동작 할 때, 1MHz 오프셋에서 -119dBc/Hz이다. 또한 전압제어발진기의 이득과 전력소모는 각각 440MHz/V와 9mW이다.
본 논문에서는 DSP에서 필수적인 고속 저 전력 조건 선택 덧셈기/뺄셈기의 마크로 셀 라이브러리를 설계, 구축하였다. 덧셈기의 Carry전달 지연 시간을 최소로 하기 위한 CLA 기법과 연산 가능한 모든 결과 값을 미리 계산한 후 선택하는 조건 선택 기법을 적용하였다. 또한 이러한 설계방법이 8비트에서 64비트까지 자동 생성될 수 있도록 전용 프로그램을 작성하고 셀 기반 설계기법을 도입하여 Auto P&R Tool과 연계하여 자동으로 레이아웃이 가능하도록 하였다. 제안된 덧셈기/뺄셈기는 0.25${\mu}m$, 1-Poly, 5-Metal, N-well CMOS 공정을 사용하여 제작되었으며, 2.5V 단일 공급전압에서 지연시간, 소모 전력을 측정하였다. 측정결과 32 비트 덧셈기/뺄셈기의 경우 3.43ns의 지연시간과 42.8${\mu}w$/MHz의 전력소비를 나타내었다.
Recently, reverse osmosis (RO) is the most common process for seawater desalination. A common problem in both RO and thermal processes is the high energy requirements for seawater desalination. The one energy saving method when utilizing the osmotic power is utilizing pressure retarded osmosis (PRO) process. The PRO process can be used to operate hydro turbines for electrical power production or can be used directly to supplement the energy required for RO desalination system. This study was carried out to evaluate the performance of both single-stage PRO process and two-stage PRO process using RO concentrate for a draw solution and RO permeate for a feed solution. The major results, were found that increase of the draw and feed solution flowrate lead to increase of the production of power density and water permeate. Also, comparison between CDCF and CDDF configuration showed that the CDDF was better than CDCF for stable operation of PRO process. In addition, power density of two-stage PRO was lower than the one of single-stage. However, net power of two-stage PRO was higher than the one of single-stage PRO.
최근 인터넷의 발전으로 디지털 오디오 및 비디오와 같은 멀티미디어 스트림에 대한 요구가 증가하고 있다. 이러한 멀티미디어 스트리밍을 UDP로 전송할 경우 TCP와 같은 혼잡제어를 수행하지 않기 때문에 동일한 경로에 TCP 트레픽 궁핍을 일으켜 혼잡붕괴 및 막대한 전송지연을 초래한다. 이러한 문제점으로 인하여 실시간 멀티미디어 스트림의 전송지연 축소와 혼잡제어를 위한 새로운 전송기법과 프로토콜에 대한 다각적 인 연구가 수행되고 있다. TCP 친화적 혼잡제어 기법은 크게 일반적인 혼잡윈도우 관리기능을 이용하는 윈도우 기반 혼잡제어와 TCP 모델링 방정식 등을 이용하여 전송율을 직접 조절하는 율 기반 혼잡제어로 나눌 수 있다. 본 논문은 윈도우 기반과 율 기반을 복합적으로 다룬 하이브리드형 TCP-friendly 혼잡제어 기법에서 전송율 개선을 위한 알고리즘을 제안하였으며, NS를 사용하여 제안된 TEAR의 성능을 실험하였다. 실험 결과를 통해 제안된 TEAR가 TCP보다 적은 율 변동과 공정성을 동시에 제공할 수 있음을 보였다.
서비스의 요구 품질을 보장하기 위해서 서비스의 트래픽 흐름 수용에 필요한 네트워크 자원을 예약해야 하며, 이를 위해 자원예약 프로토콜(RSVP)이 도입되었다. 그러나 경로상의 임의 RSVP-라우터가 자원부족으로 트래픽 흐름을 수락할 수 없으면 다른 RSVP-라우터에 아무리 여유자원이 많이 있다 해도 그 흐름을 수용할 수 없다. 이러한 문제를 해결하기 위해 본 논문에서 흐름 경로상의 각 RSVP-라우터에 배분되는 트래픽 흐름의 지연규격을 적응적으로 조정할 수 있는 자원예약 방식을 제안한다. 제안방식에서 RSVP-라우터는 최근에 연구된 일반시각 기반 공정 패킷 스케줄러를 사용한다. 평가 네트워크에 제안된 자원예약 방식을 적용한 결과 기존 방식에 비해 수용 흐름의 수를 최대 90%까지 개선할 수 있음을 확인하였다.
본 논문에서는 직렬 십진 곱셈기의 성능을 향상시키는 방안을 제안하고 다중 digit을 동시에 연산하는 방안을 제안한다. 제안하는 직렬 십진 곱셈기는 부분 곱 생성단계의 2배수, 4배수를 생성하기 위한 인코딩 모듈을 없애고 쉬프트 연산만으로 부분 곱을 생성해 지연시간을 감소시킨다. 또한 다중 digit 연산을 이용해 연산의 횟수를 줄인다. 제안하는 직렬 십진 곱셈기의 성능을 평가하기 위해서 Synopsys사의 Design Compiler를 이용하여 SMIC사의 110nm CMOS 공정 라이브러리로 합성하였다. 그 결과 제안한 곱셈기는 기존의 직렬 십진 곱셈기와 비교해 전체 면적은 4% 증가하였지만, 전체 지연시간은 5% 감소함을 보였다. 또한 동시 연산 수가 증가함에 따른 제안한 다중 digit 곱셈기의 면적과 지연시간의 trade-off를 확인하였다.
최근 무선 랜(WLAN : Wireless Local Area Network) 기술이 사용자에게 편리성과 유연성을 제공함에 따라 무선 분야에 대한 관심이 증가하고 있다. 무선 랜 어플리케이션의 웹 접근과 같은 표준화된 인터넷 서비스에서부터 멀티미디어 비디오 및 음성 서비스와 같은 분야에서 매우 엄격한 지연시간/처리율이 요구된다. 따라서, 무선 랜의 효율을 높이기 위해 AP(Access Point)들 간 트래픽의 공정하고 효율적인 부하의 분산이 중요한 문제가 된다. 본 논문에서는 보다 나은 로드 밸런스를 달성하고, 네트워크 리소스 사용률을 증가시키기 위한 AP 선정 기법을 제안한다. 제안된 기법은 부하 측정과 AP 선정의 주요 파라미터로서 활성화 검사 패턴과 네트워크 지연을 사용한다. 또한, 상향 링크/하향링크 지연을 관찰함으로써 AP 트래픽 부하를 예측하고, 로드 밸런스를 통해 링크 자원의 효율성을 극대화하기 위해 예측 결과를 사용한다. 제안하는 기법은 NS-2(Network Simulation-2)를 이용하여 SNR(Signal to Noise Ratio) 기법과 비교하였다. 제안한 기법은 전체 네트워크의 처리율이 12.5% 향상된 것으로 나타났고, 상향링크/하향링크 지연 시간은 36.84%, 60.42%씩 감소되었다. 또한 제안한 기법은 전체 네트워크 처리율을 증가시켰으며, 비디오와 음성서비스를 우수한 품질로 제공하면서 상향링크/하향링크의 지연 시간을 감소시킴을 확인하였다
본 논문은 로컬 클록 왜곡을 보상하는 낮은 지터 성능의 지연 고정 루프를 제시한다. 제안된 DLL은 위상 스플리터, 위상 검출기(PD), 차지 펌프, 바이어스 생성기, 전압 제어 지연 라인(Voltage Controlled Delay Line) 및 레벨 변환기로 구성된다. VCDL(: Voltage Controlled Delay Line)은 CML(: Current Mode Logic)을 사용하는 자체 바이어스 지연 셀을 사용하여 온도에 민감하지 않고 잡음을 공급한다. 위상 스플리터는 VCDL의 차동 입력으로 사용되는 두 개의 기준 클록을 생성한다. 제안된 회로의 PD는 CML에 비해 적은 전력을 소비하는 CMOS 로직을 사용하기 때문에 PD는 위상 스플리터의 유일한 단일 클록을 사용한다. 따라서 VCDL의 출력은 로컬 클록 분배 회로뿐만 아니라 PD에 사용되므로 레벨 변환기에 의해 레일-투-레일 신호로 변환된다. 제안된 회로는 $0.13{\mu}m\;CMOS$ 공정으로 설계되었으며, 주파수가 1GHz인 클록이 외부에서 인가된다. 약 19 사이클 후에 제안된 DLL은 잠금이 되며, 클록의 지터는 1.05ps이다.
건설프로젝트는 공기 지연, 건설 재해 등 다양한 요인으로 인한 리스크가 존재한다. 이러한 건설 리스크를 기반으로 건설프로젝트의 공사 기간의 산정 방법은 주로 감독자 경험에 의존한 주관적 판단으로 이루어지고 있다. 또한, 공기 지연과 건설 재해로 지연된 건설프로젝트 일정을 맞추기 위한 무리한 단축 시공은 부실시공 등의 부정적인 결과를 초래하며, 지연된 일정으로 인한 사회 기반 시설물 부재로 경제적 손실이 발생한다. 이러한 건설프로젝트의 리스크 해결을 위한 데이터 기반의 과학적 접근과 통계적 분석이 필요한 실정이다. 실제 건설프로젝트에서 수집되는 데이터는 비정형 텍스트 형태로 저장되어 있어 데이터를 기반으로 한 리스크를 적용하기 위해서는 데이터 전처리에 많은 인력과 비용을 수반하기 때문에 텍스트 마이닝을 활용한 데이터 분류 모델을 통한 기초자료를 요구한다. 따라서, 본 연구에서는 건설프로젝트 문서를 수집하여 텍스트 마이닝을 활용하여 SVM(Support Vector Machine) 기반의 데이터 분류 모델을 통해 리스크 관리를 위한 문서 기초자료 생성 분류 모델을 개발하였다. 향후 연구 결과를 통해 정량적인 분석을 통해서 건설프로젝트 공정관리 등에 있어 효율적이고 객관적인 기초자료로 활용되어 리스크 관리가 가능해질 것으로 기대된다.
건설현장에서는 일반적으로 많은 양의 자재재고를 보유해 왔다. 이러한 자재재고는 현장의 불확실한 수요에 대응하여 공정지연을 방지하고, 원자재 가격 상승으로 인한 비용증가에 대비하는 등 순기능적 측면이 있다. 하지만 과도한 자재재고는 재고보유에 소요되는 재고유지비를 증가시키고 현장물류 공간배치의 효율성을 저하시키는 등 낭비요인으로 작용하기도 한다. 따라서 현장의 다양한 변동성을 고려하여 적정 자재재고 수준을 결정하고 관리하는 것은 건설공사의 효율성 측면에서 매우 중요한 요소이다. 본 연구는 시스템 접근방법의 절차에 의하여 철근가공 조립공정과 같이 현장에 투입되기 이전에 원자재 조립 가공과정을 갖는 건설 프로세스론 분석하고 이러한 흐름과정에서 재고수준을 적정화하는 알고리즘을 제시하였다. 이러한 재고관리 방안의 적용성을 확인하기 인하여 수도권지역 경전철 건설사업의 철근 가공장에서의 재고관리 사례를 분석하였다. 본 연구에서 제안한 알고리즘을 적용한 결과, 현장의 실제 철근 소요량과 가공장에 입고되는 철근 원자재의 입고량이 균형을 이루었고, 이에 따라 평균 재고량과 재고유시비용이 크게 감소되는 것으로 나타났다.
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[게시일 2004년 10월 1일]
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