• 전자공학회논문지
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• 제50권3호
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• pp.50-58
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• 2013

본 논문에서는 제한된 범위의 Signed-Digit number 인코딩과 축약 단계를 이용한 고정소수점 병렬 십진 곱셈기를 제안한다. 제안한 병렬 십진 곱셈기는 승수와 피승수를 제한된 범위의 SD number로 인코딩하여 캐리 전달 지연 없이 빠르게 부분곱을 생성한다. 인코딩에 사용하는 숫자의 범위를 줄임으로써 SD number 다중 피연산자 덧셈의 한번에 연산 가능한 피연산자의 개수가 늘어나게 되고, 이에 따라 부분곱 축약 단계의 연산을 빠르게 수행 할 수 있다. 제안한 병렬 십진 곱셈기의 성능 평가를 위해 Design Compiler에서 SMIC사의 180nm CMOS 공정 라이브러리를 이용하여 합성한 결과 기존의 Signed-Digit number를 이용한 병렬 십진 곱셈기보다 전체 지연시간은 4.3%, 전체 면적은 5.3% 감소함을 확인 하였다. 전체 지연시간 및 면적에서 부분곱 축약 단계가 차지하는 비중이 가장 크므로 부분곱 생성 단계에서 약간의 지연시간 및 면적 증가가 있음에도 불구하고 전체 지연시간과 면적이 감소하는 결과를 얻을 수 있다.

• 대한전자공학회논문지SD
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• 제49권5호
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• pp.37-42
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• 2012

기존의 전류 스티어링 전하 펌프의 타이밍 부정합 감소를 위한 새로운 전하 펌프를 제안한다. 기존의 전류 스티어링 전하 펌프는 UP, DOWN 신호의 입력단에 NMOS를 사용하여 서로 다른 지연단 수를 갖게 된다. 제안한 전하 펌프에서는 DOWN 신호의 입력단에 PMOS를 사용함으로써 UP, DOWN 신호의 지연단 수를 동등하게 한다. 기존의 전류 스티어링 전하 펌프를 최적화하여 시뮬레이션한 결과 턴온과 턴오프에 대하여 지연시간의 차이는 각각 14ns, 6ns 이다. 반면에 제안한 전하 펌프는 타이밍 부정합이 향상되어 턴온과 턴오프에 대하여 지연시간의 차이는 각각 6ns, 5ns 이다. 타이밍 부정합의 감소로 인하여 기준 스퍼는 -26dBc에서 -39dBc로 줄어들었다. 제안하는 전하 펌프는 CMOS $0.18{\mu}m$ 공정을 사용하여 설계하였다. 측정 결과 전하 펌프 출력 전압 범위 0.3~1.5V에서 최대 1.5%의 전류 부정합을 보인다.

• 한국멀티미디어학회논문지
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• 제14권5호
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• pp.614-621
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• 2011

본 논문은 Mobile-DTV 응용을 위한 광대역 DCO(Digitally Controlled Oscillator)의 설계에 대해 다룬다. DCO는 발전 주파수를 생성하는 회로로 ADPLL(All-digital Phase-locked Loop)의 핵심 블록이다. 본 논문에서는 광대역 DCO 설계를 위해 기존의 Fixed delay chain을 변형한 binary delay chain(BDC) 구조를 제안하였다. 제안된 구조는 $2^i$ 형태로 $0{\leq}i{\leq}n-1$ 범위의 서로 다른 지연시간을 갖는 여러개의 지연셀의 조합을 통해 발진 주파수를 생성한다. BDC 형태는 응용에 맞는 지연셀의 조합과 해상도를 선택할 수 있기 때문에 지연셀의 최적화가 가능하다. 제안된 DCO는 1.8V chartered $0.18{\mu}m$ CMOS 공정을 이용하여 Cadence사의 Spectre RF 툴에서 검증되었다. 실험결과 77MHz~2.07GHz의 주파수 대역파 3ps의 해상도를 나타내었다. 위상잡음은 Mobile-DTV 표준의 최대 주파수인 1675MHz에서 -101dBc/Hz@1MHz를 나타내었고 전력소모는 5.87mW를 나타내었다. 이는 ATSC-M/H, DVB-H, ISDB-T, T-DMB 등 Mobile-DTV의 표준을 만족한다.

• 융합정보논문지
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• 제11권2호
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• pp.124-129
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• 2021

본 논문에서는 절대 안정도를 보장하는 최적의 제어기 설계에 대해 제안하였다. 논문의 적용 순서는 지연시간의 포함여부를 판단하고, 지연시간이 포함되었을 경우 Pade 근사법을 통해서 지연시간을 근사화 한다. 그 다음 공정모델과 제어기 전달함수에 대한 개루프 전달함수를 구하며, Routh-Hurwitz 판별법에 의해서 절대 안정도 구간을 계산한다. 마지막 단계에서는 앞 단계에서 구한 구간을 활용하여 유전자 알고리즘으로 최적의 PID 제어파라미터 값을 구한다. 그 결과 제안 된 방법은 안정성이 보장되며, 최적의 제어기를 설계하여 기존의 방법보다 성능 지표에서 우월함을 확인하였다. 향후 지연시간에 대한 보상방법이 연구된다면 더욱 좋은 성능지표를 얻을 것으로 판단된다.

• 대한토목학회논문집
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• 제28권5D호
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• pp.685-694
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• 2008

최근의 건설공사는 복잡한 공정으로 이루어진 대형공사가 점차 증가되고 있다. 이에 따라 클레임 발생 빈도가 증가하고 있으며 이 중에서 공기지연을 사유로 한 클레임은 가장 많은 비중을 차지하고 있다. 이를 해결하기 위하여 공기지연사유를 분석하여 책임일수를 산정하는 기법들이 국내외에서 다양하게 연구되고 있으며, 복잡한 지연 분석과정을 자동화하여 책임일수 산정결과를 손쉽게 도출할 수 있는 시스템 개발도 요구되고 있다. 본 연구에서는 신뢰성이 있는 시간경과에 따른 분석방법을 기반으로 결과론적 분석방법과 단축일수를 고려한 방법론을 도출하였다. 이를 바탕으로 책임일수 산정 시스템을 구축하고 사례 데이터를 적용하여 실제 분석정보와 비교함으로써 활용성을 검증하였다.

• 대한전자공학회논문지SD
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• 제47권6호
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• pp.51-56
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• 2010

본 논문에서는 전압제어위상지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안 하였다. 이 구조는 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 넓은 면적을 차지하던 루프필터의 면적을 크게 줄여 전체 칩을 $255{\mu}m$ $\times$ $935.5{\mu}m$ 크기로 집적하였다. 제안된 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

• 디지털콘텐츠학회 논문지
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• 제18권6호
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• pp.1207-1211
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• 2017

LR-PON은 수동형 광가입자망 기술을 사용하여 서비스 영역이 100 km이상 확장된 광대역 가입자망이다. 서비스 영역이 확장된 LR-PON의 경우 OLT와 ONU들간 전송 지연시간이 큰 폭으로 증가하는 문제점으로 인해 효과적인 상향 대역할당에 어려움이 있다. 본 논문에서는 LR-PON망에서 동적인 상향 대역 할당을 효과적이며 공정하게 하기 위해서, 고정형 폴링 주기를 갖는 다중 스레드 기반의 새로운 동적대역할당 방안을 제안한다. 제시한 동적대역할당 방안의 우수성을 입증하기 위하여 상향 트래픽의 평균 지연시간을 기존의 DBA 방안들과 비교하였다. 특히, CoS 특성 분석을 위하여 다양한 트래픽 로드별로 지연 특성을 분석하였다.

• 한국정보과학회논문지:시스템및이론
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• 제34권10호
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• pp.511-520
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• 2007

Decay usage 알고리즘은 CPU를 최근에 적게 사용한 프로세스를 우선시하는 스케줄링 방법으로, UNIX와 같이 계산 위주의 프로세스와 대화형 프로세스가 혼재한 시분할 시스템에서 널리 사용되어 왔다. 하지만, decay usage의 매개변수들이 어떻게 상호작용하며 결국 어떤 서비스 행태를 보이는 지에 대한 분명한 이해가 없었다. 본 논문에서는 decay usage가 사용하는 매개변수들의 상호작용에 따라 서비스의 사용량 및 지연시간이 보이는 행태를 실험적으로 분석한다. 이러한 실험적 분석을 바탕으로, 각 매개 변수가 가지는 의미를 서비스 제공의 관점에서 규명한다. 본 논문의 분석 결과는 decay usage의 매개변수들을 조정하여 응용의 요구에 맞는 서비스를 제공하기 위한 기반이 된다.

• 전자공학회논문지CI
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• 제43권6호
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• pp.10-16
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• 2006

본 논문은 십진수 가산에서 속도 개선을 위한 가산 회로를 제안하였다. 속도 개선을 위한 방법으로 빠른 캐리 전달 방식으로 알려진 캐리 예견(carry loohahead) 회로를 사용하였다. 또한 빠른 십진 연산을 위해 입력식의 간략화 및 다이나믹 구조를 적용함으로서 가산 출력 지연시간을 줄였다. 제안된 회로의 가산기 구현에서 $0.18{\mu}m$ CMOS 공정을 이용한 타이밍 시뮬레이션측정 결과, 16 디지트 가산에 걸리는 최대 지연시간은 0.83 ns로 나타났다. 제안된 방법은 다른 십진 가산 방식과 비교했을 때 가산에 따른 지연시간이 작다.

• 한국정보통신학회논문지
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• 제15권7호
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• pp.1552-1558
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• 2011

본 논문에서는 전압제어지연단(Voltage Controlled Delay Line : VCDL)을 이용하여 기존의 위상고정루프와 다른 형태의 위상 지연고정루프(Phase Delay Locked Loop)를 제안하였다. 이 구조를 이용하여 기존의 위상고정루프의 2차 또는 3차 루프필터(Loop Filter)를 단하나의 커패시터로 구현하여 칩의 크기를 크게 줄였다. 새로이 제안하는 듀얼루프 위상 자연고정루프에서는 전압제어지연단 경로의 커패시터와 전하펌프의 전류 크기를 조절함으로서 작은 이득 값을 가지는 전압제어지연단을 사용할 수 있다. 제안된 회로는 $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 Hspice로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.