• 전기전자학회논문지
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• 제17권2호
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• pp.119-128
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• 2013

본 논문에서는 차세대 동영상 압축 표준인 HEVC의 핵심 프로세스 중 하나인 코어 변환기를 설계하고 이를 합성한 후 검증하였다. 제안하는 코어 변환기는 면적을 많이 차지하는 곱셈기 대신에 덧셈기와 쉬프터만을 사용하였으며, 쉬프터도 실제로는 와이어 연결과 멀티플렉서만을 사용하여 면적을 크게 줄였다. 또한 하나의 하드웨어로 $4{\times}4$에서 $16{\times}16$ 블록까지 모두 처리할 수 있도록 설계하였으며, 이를 위해서 연산처리기를 재사용하는 아키텍쳐를 제안하였다. 0.13um 공정으로 설계된 코어 변환기는 $16{\times}16$ 블록을 2-D 변환 처리하는데 160 사이클이 소요되며 게이트 수는 101,015 게이트이다.

• 한국통신학회논문지
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• 제28권6A호
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• pp.405-413
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• 2003

본 논문은 오류 정정을 위해 가장 많이 쓰이는 알고리즘 중 하나인 RS (Reed- Solomon) 부호화 및 복호화를 DSP (Digital Signal Processor) 칩에서 효율적으로 구현할 수 있는 새로운 명령어 및 하드웨어 구조를 제안한다. 제안한 구조는 원시 다항식의 변경에 따라 하드웨어를 재 설계할 필요가 없이 DSP 상에서 프로그램으로 변경이 가능하여 다양한 원시 다항식을 구현할 수 있다. 새로운 명령어 및 하드웨어 구조는 유한체 곱셈기 및 가산기를 이용하여 유한체 연산을 수행한다. 따라서, 제안한 DSP 구조는 기존 DSP 칩과 비교하여 복호화 속도를 향상시킬 수 있다. 본 하드웨어 구조는 130MHz 동작 주파수를 갖는 DSP 칩에서 228.1 Mbps의 RS 복호화 성능을 갖는다.

• 한국정보과학회논문지:시스템및이론
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• 제30권5_6호
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• pp.250-257
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• 2003

빠른 프로세서 속도에 비해 메모리 접근(access)하는 시간이 상대적으로 느려짐에 따라, 대부분의 시스템은 격차를 줄이기 위하여 캐쉬(cache)라는 매우 타른 메모리를 사용하고 있으며 캐쉬 메모리를 얼마나 효과적으로 사용하는 가 하는 문제는 알고리즘의 성능에 있어서도 결정적인 영향을 미치게 된다. 블록을 사용하는 방법은 캐쉬의 효율성을 향상시키는 방법으로 잘 알려져 있으며 행렬곱셈이나 d-heap과 같은 탐색트리에 사용되어 좋은 결과를 내고 있다. 그러나 삽입과 삭제 연산시 트리의 회전(rotation)이 필요한 자료구조에서는 블록을 사용하면 블록사이에 데이터의 이동이 필요해서 실행시간이 증가하게 된다. 본 논문에서는 블록을 사용하는 pairing heap에서 개선된 삽입과 삭제 알고리즘을 제안하였고 실험을 통해 우수성을 입증하였다. 또 블록을 사용하는 경우 여러 개의 데이터를 한 블록에 저장하므로 포인터의 개수가 줄어들게 되어 메모리를 적게 사용하게 된다.

• 정보보호학회논문지
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• 제11권6호
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• pp.105-113
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• 2001

최근에 Gallant, Lambert, Vanstone은 소수체 위에 정의된 타원곡선이 효율적으로 계산 가능한 자기준동형을 가질 때 스칼라 곱을 가속화하는 방법을 제안하였다. 이 방법은 실제로 자기준동형의 특성다항식의 고유치를 사용하여 스칼라를 분해하는데 기반을 두고 있다. 본 논문에서는 그러한 타원곡선의 자기준동형 환의 원소를 이용하여 스칼라를 분해하는 개선된 알고리즘을 제안한다. 이 알고리즘은 Gallant 등의 알고리즘보다 속도면에서 효율적이며 분해성분들의 구체적인 상한 값을 줄 수 있다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2020년도 추계학술발표대회
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• pp.8-11
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• 2020

4 차 산업혁명 시대의 도래와 함께 AI, ICT 기술의 융합이 진행됨에 따라, 유저 레벨의 디바이스에서도 AI 서비스의 요청이 실현되었다. 이미지 처리와 관련된 AI 서비스는 피사체 판별, 불량품 검사, 자율주행 등에 이용되고 있으며, 특히 Deep Convolutional Neural Network (DCNN)은 이미지의 특색을 파악하는 데 뛰어난 성능을 보여준다. 하지만, 이미지의 크기가 커지고, 신경망이 깊어짐에 따라 연산 처리에 있어 낮은 데이터 지역성과 빈번한 메모리 참조를 야기했다. 이에 따라, 기존의 계층적 시스템 구조는 DCNN 을 scalable 하고 빠르게 처리하는 데 한계를 보인다. 본 연구에서는 DCNN 의 scalable 하고 빠른 처리를 위해 3 차원 메모리 구조의 Processing-In-Memory (PIM) 가속기를 제안한다. 이를 위해 기존 3 차원 메모리인 Hybrid Memory Cube (HMC)에 하드웨어 및 소프트웨어 모듈을 추가로 구성하였다. 구체적으로, Processing Element (PE)간 데이터를 공유할 수 있는 공유 캐시 및 소프트웨어 스택, 파이프라인화된 곱셈기 및 듀얼 프리페치 버퍼를 구성하였다. 이를 유명 DCNN 알고리즘 LeNet, AlexNet, ZFNet, VGGNet, GoogleNet, RestNet 에 대해 성능 평가를 진행한 결과 기존 HMC 대비 40.3%의 속도 향상을 29.4%의 대역폭 향상을 보였다.

• 한국음향학회지
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• 제26권5호
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• pp.214-219
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• 2007

본 논문은 MPEG-2 AAC(Advanced Audio Boding) 디코더에 필요한 IMDCT(Inverse Modified Discrete Cosine Transform)를 고속으로 처리하기 위한 새로운 IFFT(Inverse Fast Fourier Transform) 구현 방식을 제안한다. 기존 방식 중에서 $2^n$(N-point) type IMDCT가 성능이 가장 우수하지만 많은 계산을 요구하는 N/4-point complex IFFT 과정을 포함하고 있다. 본 연구는 $2^n$(N-point) type IMDCT에 포함된 N/4-point complex IFFT의 연산량을 줄이는 방법을 고안하였다. N/4-point complex IFFT는 입력 데이터를 bit-reverse 방식을 사용하여 정렬하지만 본 연구에서는 새로운 입력 데이터 정렬방식과 $N/4^{n+1}$ 형태의 IFFT 고안하여 곱셈, 덧셈, ROM 용량을 줄였다.

• 한국수학교육학회지시리즈C:초등수학교육
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• 제20권3호
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• pp.205-224
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• 2017

싱가포르의 초등학교 수학과 교육과정에서 문제 해결 능력의 향상을 위한 시각적 도구로써 모델 메소드가 적용된다. 그러나 모델 메소드가 실제 싱가포르의 초등학교 수학 교과서에 어떻게 적용되고 있는지 살펴본 연구는 많지 않다. 이에 본 연구에서는 싱가포르의 초등학교 수학과 교육과정에서 모델 메소드와 관련된 내용을 추출하고, 교과서에 적용된 모델 메소드의 특징을 분석하였다. 구체적으로 모델 메소드가 적용된 단원 및 차시의 특징, 수와 연산별 도입 및 적용의 특징을 추출하여 모델 메소드가 어떤 목적으로 어떻게 적용되고 있는지 살펴보았다. 분석 결과, 모델 메소드는 연산이나 문장제와 관련된 단원과 차시에 적용되고, 자연수, 분수, 소수로 적용 범위가 확대된다. 연산의 종류 측면에서 살펴보면 1~2학년에서는 덧셈과 뺄셈에만 적용하고, 3학년 이후에 곱셈과 나눗셈에 확대 적용하여 단계적이고 체계적으로 적용된 모습을 볼 수 있다. 또한 문제 해결 과정의 모든 단계에 명시적으로 적용하고 있다. 이러한 분석 결과를 바탕으로 문제의 구조를 탐색할 수 있는 하나의 모델을 교과서 전체에 일관되고 체계적으로 적용하는 것에 대한 시사점을 논의하였다.

• 한국통신학회논문지
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• 제30권5C호
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• pp.344-354
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• 2005

본 논문에서는 JPEG2000을 위한 새로운 리프팅 구조를 제안하고 ASIC으로 구현하였다. 동일한 구조의 반복적인 연산을 통해서 수행되는 리프팅의 특성을 이용하여 단위 연산을 수행할 수 있는 셀을 제안하고 이를 확장하여 전체 리프팅을 재구성하였다. 먼저, 리프팅 연산의 동작 순서를 분석하고 하드웨어의 구현을 고려한 인과성을 부여한 후 단위 셀을 최적화하였다. 제안한 셀의 단순한 확장을 통해서 리프팅 커널을 구성하고, 이를 이용하여 Motion JPEG2000을 위한 리프팅 프로세서를 구현하였다. 구현한 리프팅 커널은 최대 $1024{\times}1024$ 크기의 타일(Tile)을 수용할 수 있고, (9,7)필터를 이용한 손실압축과 (5,3)필터를 이용한 무손실압축을 모두 지원한다. 또한 입력 데이터율과 동일한 출력율을 가지고, 일정 대기지연 시간이후 4가지 부대역(LL, LH, HL, HH)의 웨이블릿 계수들을 연속적으로 동시에 출력할 수 있다. 구현한 리프팅 프로세서는 SAMSUNG의 $0.35{\mu}m$ CMOS 라이브러리를 이용하여 ASIC 과정을 거쳤다. 약 9만개의 게이트를 사용하고, 곱셈기로 사용된 매크로 셀에 따라 차이는 있지만 약 150MHz 이상의 속도에서 안정적으로 동작이 가능하였다. 최종적으로 기존의 연구 및 상용 IP와의 비교에서도 종합적으로 우수한 성능을 보이는 것을 확인할 수 있었다.

• 한국과학교육학회지
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• 제34권4호
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• pp.335-347
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• 2014

관찰과 측정을 기본으로 하는 과학의 교과에서 "크기(size)"와 그를 나타내는 "척도(scale)"는 물질의 물리적 속성과 과학적 현상을 이해하도록 돕는 중요한 개념이다. 또한, 사물의 수, 크기나 양을 어림잡거나 그것을 정확하게 표현하는 것은 수학에서 수의 개념 형성과 발달, 표현법의 습득, 나아가서는 연산에 관한 사고로의 발전과 관련되어있는 문제라고 볼 수 있어 "크기와 척도" 개념은 수학과 과학의 기본이며 동시에 두 교과를 연결하는 개념이다. 일반적으로 "크기와 척도"는 쉬운 개념이라 생각되지만, 실제 학생들은 물질의 크기를 제대로 이해하지 못하거나 척도로 나타내는 것을 어려워하는 것을 알 수 있다. 이는 단지 물질의 크기를 정확히 알지 못하는 정확성에 관한 오류로만 그치는 것이 아니라 종종 연관된 개념을 추론하거나 개념을 확장해 과학의 현상을 이해하는 과정에서의 어려움으로 이어진다. 이와 관련해 수와 연산에 관한 개념이해와 학습의 어려움에 관한 수학교육분야의 연구는 다양하게 진행되었지만, 과학교육분야에서의 연구는 많지 않았다. 본 연구에서는 "크기와 척도"에 관한 학생들의 사고를 더 잘 이해하고 과학 학습의 어려움에 관한 원인을 분석하기 위해 수학적 구조분석을 적용하였다. 수학교육에서 설명한 수 개념의 발달에 따른 사고유형(덧셈이전의 사고, 덧셈적 사고-additive reasoning, 곱셈적 사고-multiplicative reasoning)을 적용하여 7단계의 수학적 구조를 만들고 이를 이용하여 "크기와 척도"와 관련된 과제를 수행한 학생들의 인터뷰 데이터를 체계적으로 분석하였다. 수학적 구조를 바탕으로 한 개념 틀은 다양한 학생들의 사고를 분석하는 기준이 되었고, 또한 학생들이 겪는 개념이해의 어려움을 해석하는 도구가 되었다. 수 개념의 발달에 맞춘 수학적 사고구조를 적용한 분석은 학생들의 개념 유형의 구분을 명확히 하였고 설명이 모호했던 전환 단계(transition stage) 유형을 밝혀내어 수업에서 고려되어야 할 점들을 구체적으로 드러내었다. 이는 수학과 과학, 두 교과 간의 틈을 줄일 뿐 아니라 연결점을 찾아 학생들의 개념이해와 어려움의 원인을 분석하는데 폭넓은 시각을 제공한다는 점에서 최근 많은 관심을 받고 있는 STEM 혹은 수학과 과학의 융합 수업을 위한 소재로의 가능성을 제시해준다.

• 한국통신학회논문지
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• 제30권7C호
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• pp.647-657
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• 2005

본 논문에서는 JPEG2000을 위한 새로운 리프팅 구조를 제안하고 ASIC으로 구현하였다. 동일한 구조의 반복적인 연산을 통해서 수행되는 리프팅의 특성을 이용하여 단위 연산을 수행할 수 있는 셀을 제안하고 이를 확장하여 전체 리프팅을 재구성하였다. 먼저, 리프팅 연산의 동작 순서를 분석하고 하드웨어의 구현을 고려한 인과성을 부여한 후 단위 셀을 최적화하였다. 제안한 셀의 단순한 확장을 통해서 리프팅 커널을 구성하고, 이를 이용하여 Motion JPEG2000을 위한 리프팅 프로세서를 구현하였다. 구현한 리프팅 커널은 최대 1024$\times$1024 크기의 타일 (Tile)을 수용할 수 있고, (9,7)필터를 이용한 손실압축과 (5,3)필터를 이용한 무손실압축을 모두 지원한다. 또한 입력 데이터율과 동일한 출력율을 가지고, 일정 대기지연 시간이후 4가지 부대역(LL, LH, HL, HH)의 웨이블릿 계수들을 연속적으로 동시에 출력할 수 있다. 구현한 리프팅 프로세서는 SAMSUNG의 0.35$\mu$m CMOS 라이브러리를 이용하여 ASIC 과정을 거쳤다. 약 9만개의 게이트를 사용하고, 곱셈기로 사용된 매크로 셀에 따각 차이는 있지만 약 150MHz 이상의 속도에서 안정적으로 동작이 가능하였다. 최종적으로 기존의 연구 및 상용 IP와의 비교에서도 종합적으로 우수한 성능을 보이는 것을 확인할 수 있었다.