• 전자공학회논문지C
• /
• 제35C권12호
• /
• pp.31-39
• /
• 1998

본 논문은 휴대 멀티미디어 응용을 위한 고정 소수점 DSP(Multimedia Fixed-point DSP : MDSP) 칩 설계 및 구현에 관해 기술한다. MDSP는 멀티미디어 처리에 효율적인 명령어 집합을 가지며 SIMD, 벡터프로세싱의 병렬처리 기술과 DSP 기술의 장점을 접목하여 설계되었다. MDSP는 한 개의 데이터 경로가 목적에 따라 여러 개로 분할될 때 8, 16, 32, 40 비트 등의 다양한 데이터 형태의 처리가 가능하며, 멀티미디어 응용영역에서 핵심적인 역할을 하는 MAC 연산을 한 사이클에 2개를 수행하여 성능을 향상시킨다. 새롭게 제안된 스위칭 네트워크와 Packing 네트워크는 MPEG 디코딩, 인코딩, 콘볼루션 등의 알고리즘 처리시 연산과 데이터 변환을 중첩시켜 성능을 향상시킨다. Verilog HDL 모델을 구현하였고 0.6 ㎛ SOG 라이브러리(KG75000)를 이용하여 논리합성 및 시뮬레이션 하였다. 전체 게이트 수는 68,831개이며 MDSP는 30MHz에 동작한다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2012년도 추계학술대회
• /
• pp.279-282
• /
• 2012

본 논문에서는 3차원 영상처리용 TOF(Time-Of-Flight) 센서의 거리 측정을 위한 위상 연산기 하드웨어 구조를 제안한다. 설계된 위상 연산기는 CORDIC(COordinate Rotation Digital Computer) 알고리듬의 vectoring mode를 이용하여 arctangent 연산을 수행하며, 처리량을 증가시키기 위해 pipelined 구조를 적용하였다. 고정 소수점 MATLAB 모델링과 시뮬레이션을 통해 최적 비트 수와 반복 횟수를 결정하였다. 설계된 CORDIC 기반 위상 연산기는 Verilog HDL로 RTL 수준으로 모델링되었으며, MATLAB/Simulink와 FPGA 연동을 통해 가상의 3차원 데이터를 복원하였으며, 이를 통해 하드웨어 동작을 검증하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2013년도 추계학술대회
• /
• pp.350-353
• /
• 2013

본 논문에서는 TOF(Time-Of-Flight) 센서에 의해 얻어진 정보로부터 3차원 깊이 영상(depth image)을 추출하기 위한 위상 연산기의 하드웨어 구현을 제안한다. 설계된 위상 연산기는 DCORDIC(Differential COordinate Rotation DIgital Computer) 알고리듬의 vectoring mode를 이용하여 Arctangent 연산을 수행하며, 처리량과 속도를 늘리기 위해 redundant binary 수체계와 pipelined 구조를 적용하였다. 제안된 알고리듬은 고정 소수점 MATLAB 시뮬레이션을 통해 검증하고 최적 데이터 비트 수 및 반복 횟수를 결정하였다. 설계된 위상 연산기는 MATLAB/Simulink와 FPGA 연동을 통해 가상의 3차원 데이터 복원 동작을 검증하였으며, 469 MHz의 클록 주파수로 동작하여 7.5 Gbps의 성능을 갖는 것으로 평가되었다.

• 한국전통조경학회지
• /
• 제33권2호
• /
• pp.49-57
• /
• 2015

본 연구는 조선 왕릉의 명확한 공간 및 시각구조특성을 활용하여 그 주변 경관관리를 위해 요청되는 시각구조분석의 최적화 모델개발을 모색한 것으로, 이를 최근의 분석 장비와 기법으로 뒷받침하고자 하였다. 연구 결과 삼차원적 정보모델링인 '스케치업'의 간략화한 자료구축을 통해 이 자료상에서 주요지점과 통경축, 그리고 주변의 저해요소 등을 복합적으로 고려한 연속적 시뮬레이션 기반구축의 선행 실시를 상정하였다. 이후 이들의 경로와 시선방향을 연장하는 좌표 값을 도출하고 이 구간을 헬리캠이 운행하면서 촬영한 실사이미지와 시뮬레이션을 상호 비교함으로서 경관분석과 관리의 효율성이 배가될 수 있음을 제안하였다. 이러한 내용은 그간 소수의 국한된 장소에서 촬영된 이미지를 통해 분석되어온 고정적 지각구조 분석방식의 한계성을 극복할 수 있으며, 시선차단요소들과의 관계성 고찰이 용이한 장점을 보유한다. 아울러 제안된 방식은 주요 시선경로 상의 경관적 변화양상을 포착할 수 있으며, 헬리캠을 이용한 실사 이미지와 스케치업의 가상 이미지 간 호환을 통해 최적화된 장비운영을 가능케 함으로서 분석이후 시간적 변화에 따른 정비계획의 시뮬레이션 자료로서도 용이하게 전환될 수 있다. 상기의 제안은 그간의 조망점, 통경축, 경관관리권역이라는 점, 선, 면, 입체적 환경을 중층적, 연속적, 효율적으로 연계하는 자료로서 기능할 수 있을 것으로 판단된다. 본 연구는 조선왕릉과 주변 경관구조 분석방법론 수립에 치중한 까닭에 실천적 점검이 결여된 상태이나 향후 현장에서의 실천과 점검을 통해 기타 문화재의 경관관리에도 응용될 것을 기대한다.

• 대한전자공학회논문지SD
• /
• 제48권11호
• /
• pp.18-26
• /
• 2011

본 논문에서는 IEEE 802.11n 무선 랜 표준의 3가지 블록길이(648, 1296, 1944)와 4가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 다중모드 LDPC 복호기를 설계하였다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계 되었으며, 최소합 알고리듬의 특징을 이용한 검사노드 메모리 최소화 방법을 고안하여 적용함으로써 기존방법에 비해 검사노드 메모리 용량을 47% 감소시켰다. Matlab 모델링과 시뮬레이션을 통해 고정소수점 비트 폭이 LDPC 복호기의 복호성능에 미치는 영향을 분석하고, 이를 통해 최적의 하드웨어 설계조건을 도출하여 반영하였다. 설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.18-${\mu}m$ CMOS 셀 라이브러리로 합성한 결과 약 219,100 게이트와 45,036 비트의 메모리로 구현되었고, 50 MHz@2.5V로 동작하여 164~212 Mbps의 성능을 갖는 것으로 평가되었다.

• 한국정보통신학회:학술대회논문집
• /
• 한국정보통신학회 2012년도 추계학술대회
• /
• pp.229-232
• /
• 2012

본 논문에서는 Improved Normalized Min-Sum(INMS) 복호 알고리듬을 적용한 LDPC 복호기의 복호성능 및 복호 수렴속도를 고정소수점 Matlab 모델링과 시뮬레이션을 통해 분석한 후, Verilog-HDL로 하드웨어를 설계하였다. 설계된 LDPC 복호기는 IEEE 802.16e 모바일 WiMAX 표준의 19가지 블록길이(576~2304)에 따른 6가지 부호율(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6)을 지원한다. 하드웨어 복잡도를 고려하여 layered 복호방식의 블록-시리얼(부분병렬) 구조로 설계하였으며, SM(sign-magnitude) 수체계 연산을 기반으로 하는 DFU(Decoding Function Unit)를 적용하여 면적을 최소화하였다. 기존의 DFU에 적용된 min-sum 복호 알고리듬 보다 복호성능이 좋은 INMS 복호 알고리듬을 적용함으로써 LLR 비트 수를 1-비트 감소시켜 하드웨어를 최적화시켰다.

• 한국통신학회논문지
• /
• 제29권9C호
• /
• pp.1337-1344
• /
• 2004

본 논문에서는 적응 다중 전송율을 갖는 광대역 음성부호화기인 AMR-WB 의 알고리즘을 분석하고, TI사의 고정소수점 DSP인 TMS320C6201를 이용한 실시간 구현 결과를 제시한다. AMR-WB 음성부호화기는 두 가지 대 역으로 분리된 신호가 독립적으로 부호화되며, 저대역 신호는 ACELP 방식으로、 고대역 신호는 잡음 여기신호와 선형예측 합성필터를 사용하는 방식으로 각각 합성된다. 구현된 AMR-WB 음성부호화기는 프로그램 메모리와 데이터 메모리가 각각 218 kbytes, 92kbytes의 크기를 가지며 , 한 프레임인 20 ms를 처리하는데 평균 920,267 정도의 클릭 수가 사용되어 약 5.75 ms의 시간이 소요 되였다. 또한, DSP로 구현한 AMR-WB 음성부호화기의 결과와 PC에서 시뮬레이션 한 결과가 서로 일치함을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제39권6호
• /
• pp.59-68
• /
• 2002

본 논문에서는 블록 효과(blocking effect)가 없고, 압축성능 또한 높아 영상압축을 포함한 여러 응용 분야에서 널리 사용되고 있는 2차원 이산 웨이블렛 변환(DWT, Discrete Wavelet Transform) 필터를 설계하였다. 필터로는 4개의 필터 탭을 갖는 Two-channel QMF(Quadrature Mirror Filter) PR(Perfect Reconstruction) Lattice 필터를 사용하였다. 제안된 DWT 아키텍쳐는 단순하지만 효과적인 스케줄링 기법을 이용하여 설계되어 최소의 하드웨어(곱셈기, 덧셈기, 레지스터 등)로 구성되었고, 이 아키텍쳐에 두 개의 연속적인 입력이 동시에 제공되면 효율적으로 2차원 DWT를 수행함을 보였다. 제안된 아키텍쳐는 RTL 레벨 시뮬레이션을 통해 검증되었고, 100% 하드웨어 이용도(utilization)를 나타낸다. 다른 연구 결과들과 비교하였을 때 최소의 하드웨어를 사용하여 상대적으로 높은 수행능력을 보였다. 효과적인 메모리 매핑 방법과 그를 위한 주소 발생 방법이 제안되었으며, 고정 소수점 연산 시에 발생하는 에러를 분석하여 적절한 양자화 비트를 결정하기 위한 다양한 시뮬레이션과 성능이 분석되었다.

• 융합신호처리학회논문지
• /
• 제14권4호
• /
• pp.255-260
• /
• 2013

본 논문에서는 대전상관기의 상관결과 정밀도 향상을 위해 FFT 모듈의 유효비트 확장에 관해 고찰한다. FPGA를 기반으로 하는 대전상관기는 데이터처리의 고속화를 위해 FFT 연산을 고정소수점으로 구현하였다. 그러나 상관결과에서 연산비트의 부족으로 인해 대역폭의 낮은 주파수 영역에서 위상의 0도 집중현상이 발생하고 있다. 이 현상은 관측천체를 분석할 때 위상 집중현상을 제외시키기 때문에 데이터 손실과 같은 효과를 주어 상관결과의 정밀도에 영향을 주고 있다. 따라서 상관결과의 정밀도 향상을 위해 FPGA의 주어진 리소스 범위 내에서 기존 FFT 모듈의 16비트 연산보다 비트수를 확장할 수 있는지에 대한 시뮬레이션을 수행하였다. 시뮬레이션 결과를 통하여 사용한 FPGA 리소스 범위 내에서 FFT 모듈의 유효비트 수는 확장할 수 있으며, FFT 모듈의 20-bit 연산비트가 실험결과의 비교를 통하여 상관결과의 정밀도를 향상시키는데 유효한 것으로 확인되었다.

• 한국산학기술학회논문지
• /
• 제11권8호
• /
• pp.2968-2974
• /
• 2010

태양광 인버터는 계통과 태양광 시스템 사이의 공통 접속점에 고조파, 플리커, 고주파 노이즈가 없는 고품질 전력을 공급하는 핵심적인 역할을 한다. 일반적으로 비례-적분 (PI: Proportional Integral) 제어기는 정상상태 오차와 낮은 외란 제거 능력으로 인하여 교류 계통에서 만족할만한 성과를 얻지 못하나, 현장에서 이득 설정이 용이하므로 일반적으로 전압형 인버터 (VSI)에서 이용된다고 알려져 있다. 이 논문에서는 산업계에서 일반적으로 사용되는 비례-적분 제어기와 교류 계통의 상용주파수에서의 무한대의 이득 값을 가지며, 정상상태 에러 발생을 제거하며, 정지 좌표계에서 구현할 수 있는 비례-이득 (PR: Proportional Resonant) 제어기의 동작 원리, 설계 기법 등을 비교 분석하였다. PI와 PR 제어기의 분석 결과를 시뮬레이션과 실험을 통하여 그 타당성을 증명하였다. 두 제어기는 32-비트 고정소수점 연산을 하는 TMS320F2812 DSP 프로세서를 이용하여 구현하였고, 3kW 실험용 프로토타입 태양광 인버터를 제작하여 그 성능을 확인하였다.